集成电路芯片的测试已经成为现代集成电路设计的关键，本方案针对高速串行数据接收器专用集成电路的测试难点，提出了可行的测试电路，通过添加测试引脚、设计专用测试模式以及采用内建自测试等方法有效的解决了该芯片电路的功能测试和电气性能测试。

随着现代通信技术的发展，serdes，即serializer（串行器）/deserializer（解串器），已成为高速接口的主流技术。serdes是一种时分多路复用（tdm）的点对点通信技术，在发送端多路低速并行数据被转换成高速串行信号，经过媒体光纤、同轴电缆的传输，最后在接收端高速串行数据被恢复转换成低速并行数据，serdes有增强系统抗噪声和抗干扰能力，并能克服时钟偏移影响等优点。

serdes系统由发送和接收组成：发送通道电路主要由编码电路、时钟产生电路、并串转换和串行发送器组成；接收通道电路主要由接收器、时钟恢复、串并转换和解码电路组成。

高速serdes发送器和接收器实现芯片集成，如何在高数据速率下（大于200mbit/s）测试集成芯片就成为难题。在高速串行数据接收器设计时充分考虑芯片的可测性就成为必不可少的一项工作。本文提出了该芯片的分层次测试方案并设计出具体的测试电路。

高速串行数据接收器的设计

400mbit/s高速串行数据接收器芯片如图2所示，芯片接收由光纤、同轴电缆传输来的高速lvds数据，恢复串行数据，转换为并行数据后8b/10b解码输出并行数据。

芯片内嵌基于锁相环的时钟数据恢复电路，以refclk参考跟踪输入数据的相位，对输入串行数据实现最佳采样；移位寄存器完成对串行数据串并转换；成帧电路搜寻同步字符确定串行数据的字节边界。当输入引脚mode为低时，8b/10b解码电路工作，输出解码并行数据；而当mode为高时，芯片解码电路不工作，为数据直通模式，直接输出恢复的并行数据。在输出数据稳定有效时，芯片数据有效指示信号rdy为低，而在接收数据违反8b/10b编码规则或芯片频率失锁时，芯片输出违规标志信号rvs。

芯片的测试难点

高速串行数据接收芯片为数模混合集成电路，测试有以下难点：

（1）由于芯片测试设备的限制，400mbit/s的高速串行测试序列生成困难；

（2）芯片支持多种通信协议标准，测试良好的覆盖率需要大量的测试矢量，需要在测试的质量和测试的经济性上进行折中；

（3）片内集成高速锁相环pll电路、数据恢复电路的测试；

（4）新品在高速串行数据传输系统工作性能的测试。

芯片的测试解决方案

芯片为数模混合集成电路，测试应主要对模拟电路作测试，即对时钟数据恢复电路的测试。当前对数模混合集成电路的测试方法主要有：通过添加测试pad、管脚来实现芯片模拟电路的可测性；使用模拟电路测试总线（ieee std 1149.4）技术在模拟和数字电路之间提供访问技术；数字逻辑电路的内建自测试（bist）技术对芯片的功能作总体测试验证。

综合考虑芯片的功能和现有的测试方法以及测试设备，设计之初将测试分为以下几个层次进行：

（1）芯片电路的难点cdr（时钟数据恢复）电路的芯片级测试：关键节点由顶层铝引出测试（probe pad，通过探针测试芯片cdr电路（含pll电路）的性能。

（2）制造测试模式：通过改变芯片的vco、差分数据输入电路的拓扑结构实现芯片低速率工作，而输入测试矢量序列测试芯片。

（3）芯片serdes传输系统bist测试:通过配套的serdes发送器进行bist测试或由专用序列发生器产生芯片的bist测试序列进行芯片在传输系统的工作性能测试。

测试具体电路设计

芯片内的cdr电路测试

芯片内的cdr电路（见图3）是同步恢复串行数据关键电路，且内嵌高速pll电路，在版图设计中采用顶层铝引出cdr电路的关键节点作测试probe pad，在测试台上通过探针引出的probe pad来进行测试。添加三铝pad（图3中芯片版图左侧的引出pad）来观测cdr电路，引出电路的观测信号有：频率监测的输出、延时数据、鉴频器输出、鉴相器输出、低通电路输出即压控电压、vco输出即高速时钟、延时数据、采样输出。在芯片上电并对芯片实施激励后，观测pad就能测试芯片的pll频率跟随特性及时钟数据恢复电路的性能。

芯片的制造测试

芯片的制造测试原理为：切换vco环路及其他电路结构实现由