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CPLD在多路高速同步数据采集系统中的应用

摘要：采用VHDL语言设计，用CPLD控制模/数转换电路，完成多路模拟输入的高速同步数/模转，具有容错和自检能力。CPLD与处理之间采用并行接口，具有很好的移植性、可靠性。

关键词：VHDL CPLD 高速同步数/模转换 容错和自检 并行接口 移植性

引言

CPLD(Complex Programmable Logic Device，复杂可编程逻辑器件)是在传统的PAL、GAL基础上发展而来的，具有多种工作方式和高集成、高速、高可靠性等明显的特点，在超高速领域和实时测控方面有非常广泛的应用。与FPGA相比，CPLD比较适合计算机总线控制、地址译码、复杂状态机、定时/计数器、存储控制器等I/O密集型应用，且无须外部配置ROM、时延可预测等。目前的CPLD普遍基于E2PROM和Flash电可擦技术，可实现100次以上擦写循环。部分CPLD支持ISP编程或者配置有JTAG口，对于批量小、品种多的模板开发极为有利。而用VHDL设计的程序，借助EDA工具可以行为仿真、功能仿真和时序仿真，最后通过综合工具产生网表，下载到目标器件，从而生成硬件电路。

1 系统设计原理及框图

以Altera公司7000S系列CPLD产品之一EPM7128S-10为控制核心，控制模/数转换电路，最多可完成32路模拟数据的16位高速同步A/D转换。

图1为与A/D转换电路相关的系统外围电路框图。外部32路模拟输入通过调理电路后，CPLD控制多路切换器选通某一路信号送入A/D转换器（AD676）进行A/D转换，转换结果经过数据缓冲在合适的时候通过总线被读入处理器。一般的设计思路如下：①主处理器直接控制A/D转换电路，完成模拟输