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嵌入式同步时钟系统的设计与实现

摘 要：本文介绍了一种基于嵌入式微控制器MSP430构建的嵌入式同步时钟系统的设计与实现方案，在实现了网络时钟同步的基础上又提供了方便易用的网络管理接口。
关键词：同步时钟；MSP430单片机；数字锁相环；CPLD

同步时钟系统是同步设备中实现同步通信的核心，因此，要实现数字同步网的设备同步就要求同步时钟系统一方面要能提供精确的定时同步，另一方面还要能方便实现网络管理中心对同步时钟的管理。本文详细介绍了利用嵌入式微控制器MSP430单片机和数字锁相环(DPLL)来实现嵌入式同步时钟系统的方案和设计实例。

系统总体结构
同步设备的同步时钟系统要求能达到3级时钟标准，可使用从SDH网络上提取的时钟或外部时钟源来作为同步的基准时钟信号，同时也可以通过时钟模块自振来产生时钟信号。产生的这些同步时钟信号为同步设备进行SDH传输和为设备各单板提供同步时钟源，同时同步时钟系统还要能够通过以太网口和网管通信，从而实现对同步时钟系统的网络管理。为了使时钟系统能稳定可靠地工作，通常还要求有两块时钟板同时在线，一块处于正常工作状态，另一块则处于热备份工作状态。随时可以进行时钟的无缝切换。
在功能上，本系统可以分为I/O接口模块、时钟定时模块和控制通信模块三部分。系统结构如图1所示。
I/O接口模块
本模块由时标选择和分频控制驱动两部分组成。时标选择部分主要完成对外部输入时钟信号的缓冲、解码，通过单片机选择其中的一路输入产生DPLL的参考时标。该系统可支持2路SDH上传输的19440KHz信号输入和2路G.703标准的2048KHz或2048Kbps的信号(支持75W和120W两种阻抗比配方式)。
分频控制驱动部分对DPLL给出的信号进行分频，形成19.44MHz和6.48MHz信号，根据主/备用信号控制输出。最后由驱动电路形成8路19.44MHz和10路6.48MHz的输出信号送交同步设备各单板。
时钟定时模块
DPLL完成时钟定时模块的核心功能。DPLL利用外来的时标信号，使其处于跟踪方式工作；同时也可利用单片机将控制信号送到其内部，使其运行在保持或自由振荡方式。DPLL在工作的同时又给出自身的工作状态，如跟踪、保持、自由振荡、失锁、失效、丢失外标信号等情况报告，通过