在符合USB 2.0标准的系统中引进物理层
发布时间:2008/5/28 0:00:00 访问次数:561
摘要
鉴于usb (通用串行总线) asic控制器的线宽不断变小，迫使物理层从控制器中分离出来，令到许多系统设计人员认识到物理层独立的重要性。由于业界所需的分立物理层器件能与在较低vcc下工作的usb控制器接口，系统设计人员必须在符合usb 2.0标准的系统中正确地引进物理层。
本文讨论利用分立收发器在符合usb 2.0标准的系统中实现物理层所需考虑的系统级设计因素，并概括使用这种方法的优点。与此同时，本文特别讨论如何做到完全符合usb 2.0规范要求，重点在于正确的信号端接及数据流上行-下行配置需求。最后探讨在低电压控制器和较高电压物理层器件之间需要进行电压转换时所出现的一些难题，以及如何解决这些难题。
关于独立物理层的争论
由于usb已在个人计算机连接方面处于领导地位，因此也会很快地主导其它便携电子设备。许多usb控制器采用0.18μm或更小线宽的asic技术安装。尽管这些小线宽技术能够实现尺寸较小的低功耗芯片、延长电池寿命，并使得便携式设备的外形尺寸越来越小，但较小线宽却会影响设备的电流处理能力和esd性能。对于系统设计人员来说，外形因数和功耗一直而且继续是非常重要的考虑因素，尤其是开发依靠电池供电的新一代pda、移动电话和数字相机时。随着系统设计人员使用线宽越来越小的asic技术来缩减板卡空间，他们意识到尺寸、成本和功耗的减少需要付出代价。首先是esd性能的降低。许多设计人员发现由于控制器的线宽较小，必须采用外部收发器件来达到所需的esd保护性能水平。将物理层与控制器分开可以大幅提高外部引脚的esd保护性能。这些引脚会经受很多的esd冲击，因为usb标准要求设备具有热插拔能力。例如，usb1t1102的d+、d- 引脚具有12kv的esd保护功能，可在大多数esd环境下提供优良的保护性能。
降低功耗所需付出的第二个代价是采用asic的控制器不能满足usb 2.0规范的电压要求。第三个与集成有关的代价是asic复杂度增加和设计时间延长。这主要是因为模拟和数字设计集成在一块芯片上会引起混合信号的问题。最后一个代价是在板卡布局方面，因为物理层必须靠近边缘，所以限制了asic芯片的贴装位置。基于种种原因，许多系统设计人员已经不再将物理层集成在asic usb控制器上，并且证实利用asic usb控制器与独立的物理层接口，可以实现两全其美的方案 - 低成本、低功耗控制器和usb2.0标准信号条件下的高esd性能，全部在针对便携式设备别具成本效益的小外形中进行。
usb 2.0是什么？
在详细讨论如何实现符合usb 2.0标准的物理层之前，必需对"符合usb 2.0标准"有一致的了解。首先，让我们回顾usb标准的发展历程。在usb 2.0发布之前的标准是usb 1.1。usb 1.1标准提前推出了高速usb (480 mbps) 规范，但最后仅实施了全速 (12 mbps) 和低速 (1.5 mbps) 运作。usb 2.0规范针对用于视频流等高带宽应用的高速器件而设。usb 2.0推出后，许多人都认为usb 2.0标准器件一定能高速传输数据；但这理解并不正确。符合usb 2.0标准是指收发器必须满足usb 2.0规范的所有要求，无论是应用于低速、全速或高速设备。对于收发器而言，规范针对了某些技术指标而给出不同的要求，视乎器件是否具有全速(12 mbps) 或高速 (480 mbps) 能力而定。例如，这正是许多全速收发器 (如usb1t20和usb1t1102) 及未来产品 (如usb1t1104 和 usb1t1105) 仍可提升至usb 2.0标准原因。这些器件与当今大多数pc所具备的高速端口上行兼容。目前，全速收发器仍是最流行的物理层实施。因此在以下讨论中，usb 2.0主要是指全速器件适用的标准。
实施
usb 2.0标准区分全速和高速的指标之一是传输线的串联端接。例如在usb 2.0标准系统中使用全速 (12 mbps) 缓冲时，必须在收发器外部的d+、d- 引脚上串接电阻，这是为了正确匹配特定传输线的阻抗 (该传输线的特征阻抗zo为90ω，单端阻抗为45ω)。为了匹配这个负载，全速收发器的输出阻抗必须在28ω 到 44ω之间。为了正确地匹配传输线的阻抗，输出驱动电路的特征曲线必须处于图1和图2所示的灰色阴影区域内。这两个图直接引自usb 2.0规范标准。
figure 1 full speed buffer v/i characteristics driving low (pg126 usb 2.0 specification)
figure 2 full speed buffer v/i characteristics driving high(pg 126 usb 2.0 specification)
由于信号引脚的特征输出阻抗实际上比正确匹配负载所需的总体阻抗小很多，所以必须在这些引脚上串接电阻。许多收发器供应商建议串接电阻阻抗为33ω。而实际上，上拉电阻阻值只要能保证传输线一侧测出的总阻抗在28-44ω范
鉴于usb (通用串行总线) asic控制器的线宽不断变小，迫使物理层从控制器中分离出来，令到许多系统设计人员认识到物理层独立的重要性。由于业界所需的分立物理层器件能与在较低vcc下工作的usb控制器接口，系统设计人员必须在符合usb 2.0标准的系统中正确地引进物理层。
本文讨论利用分立收发器在符合usb 2.0标准的系统中实现物理层所需考虑的系统级设计因素，并概括使用这种方法的优点。与此同时，本文特别讨论如何做到完全符合usb 2.0规范要求，重点在于正确的信号端接及数据流上行-下行配置需求。最后探讨在低电压控制器和较高电压物理层器件之间需要进行电压转换时所出现的一些难题，以及如何解决这些难题。
关于独立物理层的争论
由于usb已在个人计算机连接方面处于领导地位，因此也会很快地主导其它便携电子设备。许多usb控制器采用0.18μm或更小线宽的asic技术安装。尽管这些小线宽技术能够实现尺寸较小的低功耗芯片、延长电池寿命，并使得便携式设备的外形尺寸越来越小，但较小线宽却会影响设备的电流处理能力和esd性能。对于系统设计人员来说，外形因数和功耗一直而且继续是非常重要的考虑因素，尤其是开发依靠电池供电的新一代pda、移动电话和数字相机时。随着系统设计人员使用线宽越来越小的asic技术来缩减板卡空间，他们意识到尺寸、成本和功耗的减少需要付出代价。首先是esd性能的降低。许多设计人员发现由于控制器的线宽较小，必须采用外部收发器件来达到所需的esd保护性能水平。将物理层与控制器分开可以大幅提高外部引脚的esd保护性能。这些引脚会经受很多的esd冲击，因为usb标准要求设备具有热插拔能力。例如，usb1t1102的d+、d- 引脚具有12kv的esd保护功能，可在大多数esd环境下提供优良的保护性能。
降低功耗所需付出的第二个代价是采用asic的控制器不能满足usb 2.0规范的电压要求。第三个与集成有关的代价是asic复杂度增加和设计时间延长。这主要是因为模拟和数字设计集成在一块芯片上会引起混合信号的问题。最后一个代价是在板卡布局方面，因为物理层必须靠近边缘，所以限制了asic芯片的贴装位置。基于种种原因，许多系统设计人员已经不再将物理层集成在asic usb控制器上，并且证实利用asic usb控制器与独立的物理层接口，可以实现两全其美的方案 - 低成本、低功耗控制器和usb2.0标准信号条件下的高esd性能，全部在针对便携式设备别具成本效益的小外形中进行。
usb 2.0是什么？
在详细讨论如何实现符合usb 2.0标准的物理层之前，必需对"符合usb 2.0标准"有一致的了解。首先，让我们回顾usb标准的发展历程。在usb 2.0发布之前的标准是usb 1.1。usb 1.1标准提前推出了高速usb (480 mbps) 规范，但最后仅实施了全速 (12 mbps) 和低速 (1.5 mbps) 运作。usb 2.0规范针对用于视频流等高带宽应用的高速器件而设。usb 2.0推出后，许多人都认为usb 2.0标准器件一定能高速传输数据；但这理解并不正确。符合usb 2.0标准是指收发器必须满足usb 2.0规范的所有要求，无论是应用于低速、全速或高速设备。对于收发器而言，规范针对了某些技术指标而给出不同的要求，视乎器件是否具有全速(12 mbps) 或高速 (480 mbps) 能力而定。例如，这正是许多全速收发器 (如usb1t20和usb1t1102) 及未来产品 (如usb1t1104 和 usb1t1105) 仍可提升至usb 2.0标准原因。这些器件与当今大多数pc所具备的高速端口上行兼容。目前，全速收发器仍是最流行的物理层实施。因此在以下讨论中，usb 2.0主要是指全速器件适用的标准。
实施
usb 2.0标准区分全速和高速的指标之一是传输线的串联端接。例如在usb 2.0标准系统中使用全速 (12 mbps) 缓冲时，必须在收发器外部的d+、d- 引脚上串接电阻，这是为了正确匹配特定传输线的阻抗 (该传输线的特征阻抗zo为90ω，单端阻抗为45ω)。为了匹配这个负载，全速收发器的输出阻抗必须在28ω 到 44ω之间。为了正确地匹配传输线的阻抗，输出驱动电路的特征曲线必须处于图1和图2所示的灰色阴影区域内。这两个图直接引自usb 2.0规范标准。
figure 1 full speed buffer v/i characteristics driving low (pg126 usb 2.0 specification)
figure 2 full speed buffer v/i characteristics driving high(pg 126 usb 2.0 specification)
由于信号引脚的特征输出阻抗实际上比正确匹配负载所需的总体阻抗小很多，所以必须在这些引脚上串接电阻。许多收发器供应商建议串接电阻阻抗为33ω。而实际上，上拉电阻阻值只要能保证传输线一侧测出的总阻抗在28-44ω范
摘要
鉴于usb (通用串行总线) asic控制器的线宽不断变小，迫使物理层从控制器中分离出来，令到许多系统设计人员认识到物理层独立的重要性。由于业界所需的分立物理层器件能与在较低vcc下工作的usb控制器接口，系统设计人员必须在符合usb 2.0标准的系统中正确地引进物理层。
本文讨论利用分立收发器在符合usb 2.0标准的系统中实现物理层所需考虑的系统级设计因素，并概括使用这种方法的优点。与此同时，本文特别讨论如何做到完全符合usb 2.0规范要求，重点在于正确的信号端接及数据流上行-下行配置需求。最后探讨在低电压控制器和较高电压物理层器件之间需要进行电压转换时所出现的一些难题，以及如何解决这些难题。
关于独立物理层的争论
由于usb已在个人计算机连接方面处于领导地位，因此也会很快地主导其它便携电子设备。许多usb控制器采用0.18μm或更小线宽的asic技术安装。尽管这些小线宽技术能够实现尺寸较小的低功耗芯片、延长电池寿命，并使得便携式设备的外形尺寸越来越小，但较小线宽却会影响设备的电流处理能力和esd性能。对于系统设计人员来说，外形因数和功耗一直而且继续是非常重要的考虑因素，尤其是开发依靠电池供电的新一代pda、移动电话和数字相机时。随着系统设计人员使用线宽越来越小的asic技术来缩减板卡空间，他们意识到尺寸、成本和功耗的减少需要付出代价。首先是esd性能的降低。许多设计人员发现由于控制器的线宽较小，必须采用外部收发器件来达到所需的esd保护性能水平。将物理层与控制器分开可以大幅提高外部引脚的esd保护性能。这些引脚会经受很多的esd冲击，因为usb标准要求设备具有热插拔能力。例如，usb1t1102的d+、d- 引脚具有12kv的esd保护功能，可在大多数esd环境下提供优良的保护性能。
降低功耗所需付出的第二个代价是采用asic的控制器不能满足usb 2.0规范的电压要求。第三个与集成有关的代价是asic复杂度增加和设计时间延长。这主要是因为模拟和数字设计集成在一块芯片上会引起混合信号的问题。最后一个代价是在板卡布局方面，因为物理层必须靠近边缘，所以限制了asic芯片的贴装位置。基于种种原因，许多系统设计人员已经不再将物理层集成在asic usb控制器上，并且证实利用asic usb控制器与独立的物理层接口，可以实现两全其美的方案 - 低成本、低功耗控制器和usb2.0标准信号条件下的高esd性能，全部在针对便携式设备别具成本效益的小外形中进行。
usb 2.0是什么？
在详细讨论如何实现符合usb 2.0标准的物理层之前，必需对"符合usb 2.0标准"有一致的了解。首先，让我们回顾usb标准的发展历程。在usb 2.0发布之前的标准是usb 1.1。usb 1.1标准提前推出了高速usb (480 mbps) 规范，但最后仅实施了全速 (12 mbps) 和低速 (1.5 mbps) 运作。usb 2.0规范针对用于视频流等高带宽应用的高速器件而设。usb 2.0推出后，许多人都认为usb 2.0标准器件一定能高速传输数据；但这理解并不正确。符合usb 2.0标准是指收发器必须满足usb 2.0规范的所有要求，无论是应用于低速、全速或高速设备。对于收发器而言，规范针对了某些技术指标而给出不同的要求，视乎器件是否具有全速(12 mbps) 或高速 (480 mbps) 能力而定。例如，这正是许多全速收发器 (如usb1t20和usb1t1102) 及未来产品 (如usb1t1104 和 usb1t1105) 仍可提升至usb 2.0标准原因。这些器件与当今大多数pc所具备的高速端口上行兼容。目前，全速收发器仍是最流行的物理层实施。因此在以下讨论中，usb 2.0主要是指全速器件适用的标准。
实施
usb 2.0标准区分全速和高速的指标之一是传输线的串联端接。例如在usb 2.0标准系统中使用全速 (12 mbps) 缓冲时，必须在收发器外部的d+、d- 引脚上串接电阻，这是为了正确匹配特定传输线的阻抗 (该传输线的特征阻抗zo为90ω，单端阻抗为45ω)。为了匹配这个负载，全速收发器的输出阻抗必须在28ω 到 44ω之间。为了正确地匹配传输线的阻抗，输出驱动电路的特征曲线必须处于图1和图2所示的灰色阴影区域内。这两个图直接引自usb 2.0规范标准。
figure 1 full speed buffer v/i characteristics driving low (pg126 usb 2.0 specification)
figure 2 full speed buffer v/i characteristics driving high(pg 126 usb 2.0 specification)
由于信号引脚的特征输出阻抗实际上比正确匹配负载所需的总体阻抗小很多，所以必须在这些引脚上串接电阻。许多收发器供应商建议串接电阻阻抗为33ω。而实际上，上拉电阻阻值只要能保证传输线一侧测出的总阻抗在28-44ω范
鉴于usb (通用串行总线) asic控制器的线宽不断变小，迫使物理层从控制器中分离出来，令到许多系统设计人员认识到物理层独立的重要性。由于业界所需的分立物理层器件能与在较低vcc下工作的usb控制器接口，系统设计人员必须在符合usb 2.0标准的系统中正确地引进物理层。
本文讨论利用分立收发器在符合usb 2.0标准的系统中实现物理层所需考虑的系统级设计因素，并概括使用这种方法的优点。与此同时，本文特别讨论如何做到完全符合usb 2.0规范要求，重点在于正确的信号端接及数据流上行-下行配置需求。最后探讨在低电压控制器和较高电压物理层器件之间需要进行电压转换时所出现的一些难题，以及如何解决这些难题。
关于独立物理层的争论
由于usb已在个人计算机连接方面处于领导地位，因此也会很快地主导其它便携电子设备。许多usb控制器采用0.18μm或更小线宽的asic技术安装。尽管这些小线宽技术能够实现尺寸较小的低功耗芯片、延长电池寿命，并使得便携式设备的外形尺寸越来越小，但较小线宽却会影响设备的电流处理能力和esd性能。对于系统设计人员来说，外形因数和功耗一直而且继续是非常重要的考虑因素，尤其是开发依靠电池供电的新一代pda、移动电话和数字相机时。随着系统设计人员使用线宽越来越小的asic技术来缩减板卡空间，他们意识到尺寸、成本和功耗的减少需要付出代价。首先是esd性能的降低。许多设计人员发现由于控制器的线宽较小，必须采用外部收发器件来达到所需的esd保护性能水平。将物理层与控制器分开可以大幅提高外部引脚的esd保护性能。这些引脚会经受很多的esd冲击，因为usb标准要求设备具有热插拔能力。例如，usb1t1102的d+、d- 引脚具有12kv的esd保护功能，可在大多数esd环境下提供优良的保护性能。
降低功耗所需付出的第二个代价是采用asic的控制器不能满足usb 2.0规范的电压要求。第三个与集成有关的代价是asic复杂度增加和设计时间延长。这主要是因为模拟和数字设计集成在一块芯片上会引起混合信号的问题。最后一个代价是在板卡布局方面，因为物理层必须靠近边缘，所以限制了asic芯片的贴装位置。基于种种原因，许多系统设计人员已经不再将物理层集成在asic usb控制器上，并且证实利用asic usb控制器与独立的物理层接口，可以实现两全其美的方案 - 低成本、低功耗控制器和usb2.0标准信号条件下的高esd性能，全部在针对便携式设备别具成本效益的小外形中进行。
usb 2.0是什么？
在详细讨论如何实现符合usb 2.0标准的物理层之前，必需对"符合usb 2.0标准"有一致的了解。首先，让我们回顾usb标准的发展历程。在usb 2.0发布之前的标准是usb 1.1。usb 1.1标准提前推出了高速usb (480 mbps) 规范，但最后仅实施了全速 (12 mbps) 和低速 (1.5 mbps) 运作。usb 2.0规范针对用于视频流等高带宽应用的高速器件而设。usb 2.0推出后，许多人都认为usb 2.0标准器件一定能高速传输数据；但这理解并不正确。符合usb 2.0标准是指收发器必须满足usb 2.0规范的所有要求，无论是应用于低速、全速或高速设备。对于收发器而言，规范针对了某些技术指标而给出不同的要求，视乎器件是否具有全速(12 mbps) 或高速 (480 mbps) 能力而定。例如，这正是许多全速收发器 (如usb1t20和usb1t1102) 及未来产品 (如usb1t1104 和 usb1t1105) 仍可提升至usb 2.0标准原因。这些器件与当今大多数pc所具备的高速端口上行兼容。目前，全速收发器仍是最流行的物理层实施。因此在以下讨论中，usb 2.0主要是指全速器件适用的标准。
实施
usb 2.0标准区分全速和高速的指标之一是传输线的串联端接。例如在usb 2.0标准系统中使用全速 (12 mbps) 缓冲时，必须在收发器外部的d+、d- 引脚上串接电阻，这是为了正确匹配特定传输线的阻抗 (该传输线的特征阻抗zo为90ω，单端阻抗为45ω)。为了匹配这个负载，全速收发器的输出阻抗必须在28ω 到 44ω之间。为了正确地匹配传输线的阻抗，输出驱动电路的特征曲线必须处于图1和图2所示的灰色阴影区域内。这两个图直接引自usb 2.0规范标准。
figure 1 full speed buffer v/i characteristics driving low (pg126 usb 2.0 specification)
figure 2 full speed buffer v/i characteristics driving high(pg 126 usb 2.0 specification)
由于信号引脚的特征输出阻抗实际上比正确匹配负载所需的总体阻抗小很多，所以必须在这些引脚上串接电阻。许多收发器供应商建议串接电阻阻抗为33ω。而实际上，上拉电阻阻值只要能保证传输线一侧测出的总阻抗在28-44ω范
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