瑞萨科技（renesas ）宣布，开发出一种可在32 nm（纳米）及以上工艺有效实现sram的技术，以用于集成在微处理器或soc（系统级芯片）中的片上sram。

新开发的技术采用soi（绝缘硅）技术，可独立控制基体电位，也就是构成sram的晶体管的三种衬底部分，从而显著扩展sram的运行容限。

对采用这一技术的65 nm cmos工艺的2 mb sram实验制造和评估证实，与没有使用该技术的器件相比，工作下限电压可提高大约100 mv。此外，读取容限（静态噪声容限：snm*2）--sram运行容限指标--可改善大约16%，写入容限的改善大约为20%，同时晶体管的电气特性变化可有大约19%的下降。

snm可随工艺的优化而下降。不过，在32 nm和22 nm工艺仿真方面，已证实与没有采用这一技术的器件相比，32 nm snm大约改善了27%，22 nm大约为49%，这相当于实现了等于65 nm工艺水平的snm。因此可以说，这一技术履行了实现32 nm及以上工艺sram的承诺。

瑞萨科技将在2007年6月12日于京都举行的2007超大规模集成电路技术专题研讨会（2007 symposium on vlsi technology）上宣布这些结果。

（1）使用soi
制造变化需要原子级的控制，要减少这种变化极其困难。因此，当假定的制造变化发生时，抑制电气特性变化的方法就显得非常重要了，其中一种有效的方法是通过将一个电压施加在衬底上来控制门限电压。不过，利用体硅*3,多个晶体管通常可以形成于在硅衬底上创建的一个叫做井的区域当中。利用这个结构，该衬底电位被施加到多个晶体管上，因此要更准确地控制个别晶体管极其困难。另一方面，采用soi技术，晶体管形成在一种绝缘体薄膜的硅层上，因此晶体管可以实现电气绝缘，这是一种有助于对晶体管进行个别控制的易于实现的结构。此外，这个案例还使用了一种所谓部分耗尽soi mosfet（金属氧化物硅场效应晶体管）来施加基体电位。

（2）采用混合沟道隔离结构*4
混合沟道隔离结构是一种采用瑞萨专有技术的用于薄膜soi器件的单元隔离结构。这种混合沟道隔离结构具有可完全消除soi层的全沟道隔离能力，以及通过使薄soi层保持在隔离的氧化物薄膜之下，使之可能在每个晶体管上施加不同体电位的部分沟道隔离来控制体电压的能力。

（3）体电位的独立和动态控制技术
通过独立控制sram元件晶体管的体电位，以及动态地满足诸如读写等sram操作可以增加运行容限。6晶体管型sram元件由两组晶体管组成，每组包括三种晶体管（访问、驱动器和负载）。在这个案例中，为了有利于sram读写，开发了一种可以通过以下几种连接控制每个晶体管体电位的技术，以改善运行容限。

（a）nmos通过字线访问晶体管和进行驱动晶体管控制
在一次sram的读写操作中一个字线为正电位。通过把一个基体连接到一个字线，字线的正电位可施加到一次写操作的基体。因此，访问晶体管（nmos）的门限电压下降，出现一个大电流流动，以改善写入容限。

（b）通过电源线进行pmos负载晶体管控制
负载晶体管（pmos）连接一条电源线，读操作时的电源线电位比写操作时稍微低一些。利用这种方法，负载晶体管门限电压可在读操作时降低，利用引导电流（facilitating current flow）来防止数据损失。此外，如（a）所述，由于正电位被施加到驱动晶体管的基体上，门限电压下降，读输入电压被降低。这些控制功能有助于实现读取容限的改善。