基于FPGA的全数字锁相环路的设计
发布时间:2008/5/28 0:00:00 访问次数:492
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摘 要： 介绍了应用vhdl技术设计嵌入式全数字锁相环路的方法。详细叙述了其工作原理和设计思想，并用可编程逻辑器件fpga予以实现。
关键词： vhdl语言 全数字锁相环路(dpll) 片上系统(soc) fpga
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数字锁相环路已在数字通信、无线电电子学及电力系统自动化等领域中得到了极为广泛的应用。传统的全数字锁相环路(dpll)是由中、小规模ttl集成电路构成。这类dpll工作频率低，可靠性较差。随着集成电路技术的发展，不仅能够制成频率较高的单片集成锁相环路，而且可以把整个系统集成到一个芯片上去，实现所谓片上系统soc(system on a chip)。因此，可以把全数字锁相环路作为一个功能模块嵌入soc，构成片内锁相环。下面介绍采用vhdl技术设计dpll的一种方案。
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1工作原理
全数字锁相环路的结构框图如图1所示 |
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| 其中数字鉴相器由异或门构成，数字环路滤波器由变模可逆计数器构成，数控振荡器由加/减脉冲控制器和除ｎ计数器组成。可逆计数器和加/减脉冲控制器的时钟频率分别为mf0和2nf0。这里f0是环路的中心频率，一般情况下m和n为2的整数幂。时钟2nf0经除h(＝m/2n)计数器得到。限时的相应波形如图2所示。 |
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当环路琐定时，u1和u2正交，鉴相器的输出信号ud为50%占空比的方波，此时定义相位误差为零。在这种情况下，可逆计数器"加"与"减"的周期相同，只要可逆计数器的k值足够大(k＞m/4)，其输出端就不会产生进位或借位脉冲。这时，加/减脉冲控制器只对其时钟2nf0进行二分频，使u1和u2的相位保持正交。在环路未锁定的情况下，若ud＝0时，它使可逆计数器向上加计数，并导致进位脉冲产生，进位脉冲作用到加/减脉冲控制器的"加"控制端i，该控制器便在二分频过程中加入半个时钟周期。反之，若ud＝1，可逆计数器减计数，并将发出借位脉冲到加/减脉冲控制器的"减"输入端d，于是，该控制器便在二分频的过程中减去半个周期。这个过程是连续发生的。加/减脉冲控制器的输出经过除ｎ计数器后，使得本地估算信号u2的相位受到调整控制，最终达到锁定状态。
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2 环路部件的设计
这里重点介绍数字环路滤波器的设计。数字环路滤波器是由变模可逆计数器构成。在ud的控制下，当j＝0时，对时钟mf0进行"加"计数；当j＝1时，进行"减"计数。可逆计数器的计数容量(模数k)可以利用a、b、c、d四位进行预置，从而方便地改变模数。其预置模数的范围为，当d、c、b、a在0001～1111取值时，相应模数的变化范围是23～217。可见，可逆计数器的长度能够根据模数k值的大小来实现数字编程控制。取d、c、b、a为0001时，k＝23，计数器长度只有三级，因而可以扩大捕捉带，缩短锁定时间。在d、c、b、a取1111时，k＝217，计数器长度变为十七级，这时捕捉带缩小，缩定时间延长。变模可逆计数器的vhdl设计程序如下：
library ieee
use ieee．std_logic_1164．all
use ieee．std_logic_unsigned．all
entity count_k is
port clk j en d c b a in std_logic
r1 r2 out std_logic
end
architecture behave of count_k is
signal cq k mo std_logic_vector 16 downto 0
signal cao1 cao2 std_logic
signal instruction std_logic_vector 3 downto 0
begin
instruction＜＝d & c & b & a
with instruction select
mo ＜＝″00000000000000111″ when ″0001″
″00000000000001111″ when ″0010″
″00000000000011111″ when ″0011″
″00000000000111111″ when ″0100″
″00000000001111111″ when ″0101″
″00000000011111111″ when ″0110″
″00000000111111111″ when ″0111″
″00000001111111111″ when ″1000″
″00000011111111111″ when ″1001″
″00000111111111111″ when ″1010″
″00001111111111111″ when ″1011″
″00011111111111111″ when ″1100″
″00111111111111111″ when ″1101″
″01111111111111111″ when ″1110″
″11111111111111111″ when ″1111″
″00000000000000111″ when others
process clk en j k cq
begin
if clk＇event and clk＝＇1＇ then
k＜＝mo
if en＝＇1＇ then
if j＝＇0＇ then
i
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摘 要： 介绍了应用vhdl技术设计嵌入式全数字锁相环路的方法。详细叙述了其工作原理和设计思想，并用可编程逻辑器件fpga予以实现。
关键词： vhdl语言 全数字锁相环路(dpll) 片上系统(soc) fpga
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数字锁相环路已在数字通信、无线电电子学及电力系统自动化等领域中得到了极为广泛的应用。传统的全数字锁相环路(dpll)是由中、小规模ttl集成电路构成。这类dpll工作频率低，可靠性较差。随着集成电路技术的发展，不仅能够制成频率较高的单片集成锁相环路，而且可以把整个系统集成到一个芯片上去，实现所谓片上系统soc(system on a chip)。因此，可以把全数字锁相环路作为一个功能模块嵌入soc，构成片内锁相环。下面介绍采用vhdl技术设计dpll的一种方案。
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1工作原理
全数字锁相环路的结构框图如图1所示 |
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| 其中数字鉴相器由异或门构成，数字环路滤波器由变模可逆计数器构成，数控振荡器由加/减脉冲控制器和除ｎ计数器组成。可逆计数器和加/减脉冲控制器的时钟频率分别为mf0和2nf0。这里f0是环路的中心频率，一般情况下m和n为2的整数幂。时钟2nf0经除h(＝m/2n)计数器得到。限时的相应波形如图2所示。 |
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当环路琐定时，u1和u2正交，鉴相器的输出信号ud为50%占空比的方波，此时定义相位误差为零。在这种情况下，可逆计数器"加"与"减"的周期相同，只要可逆计数器的k值足够大(k＞m/4)，其输出端就不会产生进位或借位脉冲。这时，加/减脉冲控制器只对其时钟2nf0进行二分频，使u1和u2的相位保持正交。在环路未锁定的情况下，若ud＝0时，它使可逆计数器向上加计数，并导致进位脉冲产生，进位脉冲作用到加/减脉冲控制器的"加"控制端i，该控制器便在二分频过程中加入半个时钟周期。反之，若ud＝1，可逆计数器减计数，并将发出借位脉冲到加/减脉冲控制器的"减"输入端d，于是，该控制器便在二分频的过程中减去半个周期。这个过程是连续发生的。加/减脉冲控制器的输出经过除ｎ计数器后，使得本地估算信号u2的相位受到调整控制，最终达到锁定状态。
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2 环路部件的设计
这里重点介绍数字环路滤波器的设计。数字环路滤波器是由变模可逆计数器构成。在ud的控制下，当j＝0时，对时钟mf0进行"加"计数；当j＝1时，进行"减"计数。可逆计数器的计数容量(模数k)可以利用a、b、c、d四位进行预置，从而方便地改变模数。其预置模数的范围为，当d、c、b、a在0001～1111取值时，相应模数的变化范围是23～217。可见，可逆计数器的长度能够根据模数k值的大小来实现数字编程控制。取d、c、b、a为0001时，k＝23，计数器长度只有三级，因而可以扩大捕捉带，缩短锁定时间。在d、c、b、a取1111时，k＝217，计数器长度变为十七级，这时捕捉带缩小，缩定时间延长。变模可逆计数器的vhdl设计程序如下：
library ieee
use ieee．std_logic_1164．all
use ieee．std_logic_unsigned．all
entity count_k is
port clk j en d c b a in std_logic
r1 r2 out std_logic
end
architecture behave of count_k is
signal cq k mo std_logic_vector 16 downto 0
signal cao1 cao2 std_logic
signal instruction std_logic_vector 3 downto 0
begin
instruction＜＝d & c & b & a
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mo ＜＝″00000000000000111″ when ″0001″
″00000000000001111″ when ″0010″
″00000000000011111″ when ″0011″
″00000000000111111″ when ″0100″
″00000000001111111″ when ″0101″
″00000000011111111″ when ″0110″
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k＜＝mo
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