摘要：介绍了altera公司的即fpga器件acexeplk50的主要特点，给出了由acexeplk50实现直接数字频率合成的工作原理、设计思路、电路结构和改进优化方法。

关键词：直接数字频率合成(dds)； 现场可编程门阵列(fpga)； acexeplk50

分类号：tn741 文献标识码：b 文章编号：1006-6977(2003)01-0004-02

1概述

直接数字频率合成技术(direct digital frequencysynthesis．即ddfs，一般简称dds)是从相位直接合成所需波形的一种新的频率合成技术。近年来，dds技术和器件水平的不断发展，使得dds合成技术也得到了飞速的发展。目前，该技术在相对带宽、频率转换时间、相位连续性、正交输出、高分辨力以及集成化等一系列性能指标已远远超过了传统的频率合成技术所能达到的水平，从而完成了频率合成技术的又一次飞跃，同时也已成为目前运用最广泛的频率合成技术。

随着新型直接频率合成技术的发展，各大芯片制造厂商都相继推出了采用先进cmos工艺生产的高性能、多功能dds芯片(其中应用较为广泛的是ad公司的ad985x系列)。从而为电路设计者提供了多种选择。但在某些场合，专用dds芯片在控制方式、置频速率等方面与系统的要求仍然有很大差距，在这种情况下，采用高性能的fpga器件设计符合自己需要的dds电路无疑是一种很好的解决方法。

acex 1k器件是altera公司着眼于通信、音频处理及类似场合的应用而推出的芯片系列，acex1k器件正逐步取代flex l0k系列成为首选的中规模器件产品。它具有如下优越性：

(1)高性能

acex 1k器件采用查找表(lut)和eab(嵌入式阵列块)相结合的结构形式，可实现复杂逻辑功能和存储器功能，如通信应用中的dsp、多通道数据处理、数据传递和微控制等。

(2)高密度

acex lk器件的典型门数在1万到10万门之间，带有多达49152位的ram(每个eab有4096位的ram)。

(3)具有系统级性能

器件内核采用2．5v电压，功耗低，能够提供高达250mhz的双向i／o功能，完全支持33mhz和66mhz的pci局部总线标准。

(4)灵活的内部互联

acex lk系列器件具有快速连续式延时可预测的快速通道互连(fast track)，提供有实现快速加法器、计数器、乘法器和比较器等算术功能的专用进位链和实现高速多扇入逻辑功能的专用级连链。

本设计采用的是acex eplk50，它的典型门数为50000门，逻辑单元有2880个，嵌入系统块有10个，因此，可完全符合使用单片实现dds电路的基本要求。其设计工具为altera的下一代设计工具quartus软件。

2 基于fpga的dds设计

2．1相位累加器的设计

用fpga设计dds电路时，相位累加器是决定dds性能的一个关键部分。小的累加器可以通过acex器件的进位链得到快速、高效的电路设计。然而，由于进位链必须位于临近的lab(逻辑阵列块)和le(逻辑单元)内，因此长的进位链势必会减少其它逻辑使用的布线资源，同时过长的进位链也会制约整个系统的运行速度。

另一种提高速度的办法是采用流水线技术，即把一个时钟内要完成的逻辑操作分成几步较小的操作，并插入几个时钟周期来提高系统的数据吞吐率。流水线技术比较适合于开环结构(open-loop)的电路，而在累加器这样的闭环反馈(close-loop feed-back)电路中，使用时必须谨慎考虑，以保证设计的准确无误。

经综合考虑，这一部分设计采用进位链和流水线技术相结合的办法，这样既能保证较高的资源利用率，又能大幅度提高系统的性能和速度。

2．2相位／幅度转换电路

相位／幅度转换电路是dds电路中的另一个关键部分，设计中面临的主要问题是资源的开销。该电路通常采用rom结构，相位累加器的输出是一种数字式锯齿波，它的高若干位可作为rom的地址输入，而后通过查表(lut)和运算，rom便可输出所需波形的量化数据。rom一般在fpga(针对altera公司的器件)中由eab实现，由于rom表的尺寸随着地址位数或数据位数的增加而成指数递增关系，因此，在满足信号性能的前提下，如何减少资源的开销就成为一个重要的问题，在实际设计时，笔者充分利用了信号周期内的对称性和算术关系来减少eab的开销。

2．3控制电路

在实际设计中，笔者参照项目的具体要求设计了一个系统控制电路。图1所示是综合以上考虑后，利用acex eplk50设计的dds电路的功能框图。

3 设计说明

采用verilog硬件描述语言来实现整个电路不仅有利于设计文档的管理，而且可以方便设计的修改和扩充，同时还可在不同的fpga器件之间进行移植。

图1中，整个系统只加入了一级流水线来提高速度。需要说明的是：在rom和系统控制电路之间也可以加入流水线，但实际仿真表明，其效果并不明显，而且消耗了更多的资源，因此，本设计只加入了一级流水线。

为了进一步提高速度，在对dds电路的相位累加器模块和加法器模块进行设计时，并没有采用，fpga单元库中的16-32位加法器，尽管利用它们