日本研究人员披露用于芯片集成的3D堆栈技术
发布时间:2007/9/8 0:00:00 访问次数:366
日本研究人员最近披露了一种名为超级智能堆栈(Super-Smart-Stack)的3维集成技术，采用了自装配技术，使芯片调距精确度维持在1微米以内。
为了大幅提高3维芯片的总良品率，业内更倾向于堆迭KGD(known-good dice)而不是直接将芯片相叠。日本Tohoku大学的研究人员提出了批量垂直堆叠KGD的方法，许多KGD采用自装配技术被临时胶粘于一片晶圆上。然后将晶圆与许多KGD堆叠起来。
Super-Smart-Stack还包含一个十步工艺，KGD从3维芯片的第一层被调准，并通过自装配被邦定到晶圆上。芯片晶圆还作为厚支持层。第二层KGD被校准，然后临时胶着到厚的处理晶圆上。
这层KGD被邦定到支持晶圆的Dice上，因而消除了晶圆处理过程。通过重复这一过程，即创建出了三维芯片。研究人员表示，采用Super-Smart-Stack技术已加工出带10层存储器的3维SRAM测试芯片。
该工艺细节发布于国际电子器件大会，这预示着自装配技术将应用于堆迭不同尺寸和厚度的各式各样的芯片类型。
日本研究人员最近披露了一种名为超级智能堆栈(Super-Smart-Stack)的3维集成技术，采用了自装配技术，使芯片调距精确度维持在1微米以内。
为了大幅提高3维芯片的总良品率，业内更倾向于堆迭KGD(known-good dice)而不是直接将芯片相叠。日本Tohoku大学的研究人员提出了批量垂直堆叠KGD的方法，许多KGD采用自装配技术被临时胶粘于一片晶圆上。然后将晶圆与许多KGD堆叠起来。
Super-Smart-Stack还包含一个十步工艺，KGD从3维芯片的第一层被调准，并通过自装配被邦定到晶圆上。芯片晶圆还作为厚支持层。第二层KGD被校准，然后临时胶着到厚的处理晶圆上。
这层KGD被邦定到支持晶圆的Dice上，因而消除了晶圆处理过程。通过重复这一过程，即创建出了三维芯片。研究人员表示，采用Super-Smart-Stack技术已加工出带10层存储器的3维SRAM测试芯片。
该工艺细节发布于国际电子器件大会，这预示着自装配技术将应用于堆迭不同尺寸和厚度的各式各样的芯片类型。
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