要求日益增多的电源轨外，当前FPGA的工作电压也要比以前的FPGA低，因为这有助于降低功耗，提高集成度，但也增加了复杂性，因为电源必须能够保持越来越严格的电压容差要求。

自从用130nm工艺生产FPGA以来，基于28nm技术节点的FPGA的内核电压纹波容差的公开幅度已经降低了一半还多。误差预算百分比已经从5%下降到3%，并正在向2%迈进。保持电压容差要求与理解并满足FPGA电流要求有关。

经过4代工艺技术节点的发展，平均电压纹波容差下降了一半还多，对电源设计师来说这就是增加复杂性的原因。

FPGA电流特征趋势正在推动复杂性的提高，因为FPGA中更高的密度和包含的外设/功能/IP模块的数量正在呈摩尔定律增长——每两代工艺节点相比，相同面积的硅片所容纳的模块数量基本要翻倍。虽然提供给FPGA的电压是固定的，但每个电压的工作电流不是固定的，会根据FPGA逻辑的实现方法变化而发生波动。

最大输出电流:500 ma

(VIN = 4.3 v,输出电压= 3.3 v)

跌落电压:100 mv@ IOUT = 100 ma

工作电压范围:1.2 v ~ 6.0 v

高度准确性:±1%

低功耗:30 ua (TYP)。

待机电流:0.1 ua (TPY)。

高纹波抑制:70 db@1khz (ME6211C33)

输出噪声低:50 uvrms

监管行:0.05% (TYP。)

包装:3针SOT89-3、SOT23-3、SOT343R、FBP1*1-4L、SOT23-5、SOT353、DFN2*2-6L

ADP2389的最小导通时间为100 ns。因此在2.2 MHz开关频率下，无法实现5 V到1 V的电压转换。它需要20%的占空比，相当于在450 ns周期内只有90 ns的导通时间。这个时间低于ADP2389电压转换器的额定最小导通时间。

开关频率为2.2 MHz时显示的最小导通时间

想用ADP2389来实现5 V到1 V转换，可通过降低开关频率的方式。这样，图2中的周期T变得更长，而100 ns的最小导通时间所占百分比也变低。在2 MHz开关频率下，周期为500 ns。要达到20%的占空比，需要100 ns的导通时间。根据技术规格，可采用ADP2389来实现。

限制输入电压与输出电压之比的最小导通时间。在许多开关模式电源转换器中，原因在于电感电流是在导通时间内测量的。