LG631-9R加法运算涉及进位问题
发布时间:2020/1/16 18:01:24 访问次数:858
延时锁环DLL可以控制和修正内部各部分时钟的传输延迟时间,保证逻辑电路可靠地工作。同时,也可以产生相位滞后0°、90°、180°和270°的时钟脉冲,还可产生倍频或分频时钟,分频系数可以是1.5、2、2.5、3、4、5、8、16等。
CLB之间的空隙部分是布线区①,分布着可编程布线资源。通过它们实现CLB与CLB之间、CLB与IOB之间以及全局时钟等信号与CLB和IOB之间的连接。
在Xilinx公司的高性能产品中,已将乘法器、数字信号处理器等集成在FPGA中,大大增强了FPGA的功能。同时,为了使芯片稳定可靠地工作,其内部都设有数字时钟管理模块。由于这些内容已超出本书讨论范围,所以此处只介绍FPGA中几个最基本的功能模块。
可编程逻辑模块CLB,CLB是FPGA中的基本逻辑模块,它可实现绝大多数的逻辑功能,其简化的原理框图如图7.4.5所示。构成CLB的基础是逻辑单元(LC②),一个LC中包括一个4输人LUT、进位及控制逻辑和一个D触发器(EC为时钟使能控制端)。每个CLB包含4个LC,并将每2个LC组织在1个微片(slice)中,图中可见有2个微片。在Virtex-Ⅱ和Spartan-3系列中,CLB包含有4个微片,即含有8个LC。CLB的输入来自可编程布线区,其输出再回送到内部布线区。
图7.4.5 Spartan-Ⅱ、Ⅴirtex系列简化的CLB原理框图
实际上,「PGA采用多层布局布线结构,并非只能在模块间的空隙处布线。
Logic Cell的缩写,存储器、复杂可编程器件和明场可编程门阵列.
来自CLB以外布线区的4个输入变量同时送人F1~F4和相应的C1~C4,第5个输入变量送至BX端。F-LUT、G-LUT的输出和BX经数据选择器F5扩展为5变量逻辑函数。该结果可直接由F5端输出,也可经XMUX、DXMUX和D触发器,由X和/或X0端输出。
实现6变量任意逻辑函数,实现6变量任意逻辑函数需用2个微片。在实现5变量函数基础上,将另一个微片的乃的输出送入此微片的F5JⅣ输人端,第6个变量送人By端。数据选择器F5的输出、F5JⅣ和By经数据选择器F6扩展为6变量逻辑函数。该结果经YMUX、DYMUX和D触发器,由y和/或yQ端输出。
2位二进制加法器,由于加法运算涉及进位问题,所以CLB中专门设计了进位链,一个微片可以完成2位二进制数的加法运算。实现加法运算时,加数A1A。和被加数B1BO分别送入G2F2和G1F1,即C2=A1,Cl=B1,F2=A0,F1=BO。通过编程使两个LUT分别实现F2①F1和C2①C1,同时编程使XMUx和YMUX选通异或门的输出,使xCMUX和YCMUX选通与门的输出,使YBMUX选通上端CY的输出。这样,图7.4,6可以简化为图7.4.7的形式。其中,低位的和So=A0①BO①Ci,进位Co为Co=(Ao①Bo)AOBO+(Ao①BO)C~1=(AOBo+AOBO)AOBO+(Ao①Bo)C~1=AoBO+(Ao∈)Bo)C~1
高位的和及进位有相同的结果,由此看出,电路上、下两部分分别为两个全加器。
图7.4.6所示电路中的与门、ⅩCMUX、YCMUX、C~1^MUX和CY构成进位逻辑电路,也称进位链,可以与其他微片串联实现更多位的加法运算。当此微片为最低位时,通过编程使C~1MUX选通BX,且使Bx二0。
时序逻辑的实现,图7.4.6中触发器的输出,经布线区反馈给输人,再经LUT产生激励函数驱动触发器的D端,从而构成时序逻辑电路。触发器的激励函数也可通过DXMUX(DYMUX)直接取自BX(By)。由多个CLB便可构成复杂的时序逻辑电路。
由于LUT就是一个16×1位的SRAM,所以CLB也可用来作存储器使用,不过此时LUT中的内容不再是预先配置好的,而是在正常工作时可以随时读写的,而且LUT不能再作为逻辑函数产生器使用。LUT也可以被设置成16位移位寄存器使用。另外,为弥补LUT构成RAM在容量上的不足,在FPGA中还增加了RAM块。这些RAM块以列的形式排列,在Spartan-Ⅱ系列中有两存储器、复杂可编程器件利现场可编程闸阵.
深圳市唯有度科技有限公司http://wydkj.51dzw.com/
延时锁环DLL可以控制和修正内部各部分时钟的传输延迟时间,保证逻辑电路可靠地工作。同时,也可以产生相位滞后0°、90°、180°和270°的时钟脉冲,还可产生倍频或分频时钟,分频系数可以是1.5、2、2.5、3、4、5、8、16等。
CLB之间的空隙部分是布线区①,分布着可编程布线资源。通过它们实现CLB与CLB之间、CLB与IOB之间以及全局时钟等信号与CLB和IOB之间的连接。
在Xilinx公司的高性能产品中,已将乘法器、数字信号处理器等集成在FPGA中,大大增强了FPGA的功能。同时,为了使芯片稳定可靠地工作,其内部都设有数字时钟管理模块。由于这些内容已超出本书讨论范围,所以此处只介绍FPGA中几个最基本的功能模块。
可编程逻辑模块CLB,CLB是FPGA中的基本逻辑模块,它可实现绝大多数的逻辑功能,其简化的原理框图如图7.4.5所示。构成CLB的基础是逻辑单元(LC②),一个LC中包括一个4输人LUT、进位及控制逻辑和一个D触发器(EC为时钟使能控制端)。每个CLB包含4个LC,并将每2个LC组织在1个微片(slice)中,图中可见有2个微片。在Virtex-Ⅱ和Spartan-3系列中,CLB包含有4个微片,即含有8个LC。CLB的输入来自可编程布线区,其输出再回送到内部布线区。
图7.4.5 Spartan-Ⅱ、Ⅴirtex系列简化的CLB原理框图
实际上,「PGA采用多层布局布线结构,并非只能在模块间的空隙处布线。
Logic Cell的缩写,存储器、复杂可编程器件和明场可编程门阵列.
来自CLB以外布线区的4个输入变量同时送人F1~F4和相应的C1~C4,第5个输入变量送至BX端。F-LUT、G-LUT的输出和BX经数据选择器F5扩展为5变量逻辑函数。该结果可直接由F5端输出,也可经XMUX、DXMUX和D触发器,由X和/或X0端输出。
实现6变量任意逻辑函数,实现6变量任意逻辑函数需用2个微片。在实现5变量函数基础上,将另一个微片的乃的输出送入此微片的F5JⅣ输人端,第6个变量送人By端。数据选择器F5的输出、F5JⅣ和By经数据选择器F6扩展为6变量逻辑函数。该结果经YMUX、DYMUX和D触发器,由y和/或yQ端输出。
2位二进制加法器,由于加法运算涉及进位问题,所以CLB中专门设计了进位链,一个微片可以完成2位二进制数的加法运算。实现加法运算时,加数A1A。和被加数B1BO分别送入G2F2和G1F1,即C2=A1,Cl=B1,F2=A0,F1=BO。通过编程使两个LUT分别实现F2①F1和C2①C1,同时编程使XMUx和YMUX选通异或门的输出,使xCMUX和YCMUX选通与门的输出,使YBMUX选通上端CY的输出。这样,图7.4,6可以简化为图7.4.7的形式。其中,低位的和So=A0①BO①Ci,进位Co为Co=(Ao①Bo)AOBO+(Ao①BO)C~1=(AOBo+AOBO)AOBO+(Ao①Bo)C~1=AoBO+(Ao∈)Bo)C~1
高位的和及进位有相同的结果,由此看出,电路上、下两部分分别为两个全加器。
图7.4.6所示电路中的与门、ⅩCMUX、YCMUX、C~1^MUX和CY构成进位逻辑电路,也称进位链,可以与其他微片串联实现更多位的加法运算。当此微片为最低位时,通过编程使C~1MUX选通BX,且使Bx二0。
时序逻辑的实现,图7.4.6中触发器的输出,经布线区反馈给输人,再经LUT产生激励函数驱动触发器的D端,从而构成时序逻辑电路。触发器的激励函数也可通过DXMUX(DYMUX)直接取自BX(By)。由多个CLB便可构成复杂的时序逻辑电路。
由于LUT就是一个16×1位的SRAM,所以CLB也可用来作存储器使用,不过此时LUT中的内容不再是预先配置好的,而是在正常工作时可以随时读写的,而且LUT不能再作为逻辑函数产生器使用。LUT也可以被设置成16位移位寄存器使用。另外,为弥补LUT构成RAM在容量上的不足,在FPGA中还增加了RAM块。这些RAM块以列的形式排列,在Spartan-Ⅱ系列中有两存储器、复杂可编程器件利现场可编程闸阵.
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