经过整流的脉冲电流可看作平均直流信号,当该直流信号作为输人信号时会产生残余偏置电压。幸运的是,在此情况下斩波器达到了平衡状态:冈此,某一晶体管的时钟信号产生的电荷注入抵消了另一晶体管产生的电荷j但是任何的版图失衡或者晶体管不匹配都将导致一个净偏置。

DM9000AE

   对于斩波器Ch2的输人端来说,电容器%22在时钟脉冲边沿交替产生电流脉冲。这些电流信号被整流为脉冲输人电压加载在斩波器和输人信号源串联阻抗上。同时,这些整流过的脉冲信号在传递到输出端后即变为了净偏置电压c如果斩波器的时钟通路和信号通路能在电路图中进行精心设计并互相平衡的话,那么实际的偏置电压可以控制在1uⅤ以下。通常的方法是在芯片电路布局中将时钟线设计为同轴线。

    为了同时获取较低的偏置信号、噪声和波纹,我们发现有两个自相矛盾的影响因素。一方面,若时钟频率越高,则输出端信号波纹越小且残留1〃噪声越低。另一方面,我们发现非等占空比会引起更大的残留信号偏置以及在较高时钟频率下会出现电荷注人现象。为了缓解这一矛盾现象,如图3.21所示,在所谓的嵌套斩波结构中[15],使用两个斩波器与原先的斩波器串联,从而形成新的电路结构。其中,设置嵌套内的斩波器C%l1和Ch11频率比1〃噪声的转角频率高10倍来抑制1/r噪声和信号波纹,同时设置嵌套外的斩波器Cll。21和Ch12的频率 比1/r噪声频率为1/10来消除由Ch211和Ch11的电荷注人引起的残留信号偏置。利用这一电路结构,偏置电压可以降低至0.1uⅤ[15]。但是由于原始信号偏置的存在,依然会有一个较小的(约100uⅤ)输入端滤波信号波纹出现在ClH上,同样的一个由Ch11电荷注入引起的更小的信号波纹会出现在ClL上。