高乃介质的另一个挑战是yt的调节。多晶硅栅极可以通过不同的掺杂实现(P型和N型),金属栅极则需要找到适合PMOS和NMOS的具有不同功函数的金属材料。 JM38510/11201BCA不幸的是大多数栅极金属材料在经过源/漏高温热处理后,功函数都会漂移到带隙中问,从而失去V1调节的功用(详述见金属栅极章节)。所以对于先栅极工艺,通常采用功函数位于带隙中间的金属(如TiN),而通过在高乃介质上(或下)沉积不同的覆盖层来调节V1。对NMOS,覆盖层需要含有更加电正性的原子(L助O3),而对PMOS,覆盖层需要含有更加电负性的原子(A12O3)。在高温热处理后,覆盖层会与高花介质/界面层发生互混,在高虍介质/界面层的界面上形成偶极子,从而起到V1调节的作用。图4.11表示不同覆盖层对平带电压的影响,可以看到这种方法对NMC)S的作用十分明显(La2()3),而对PM()S,效果则不显著 (A1203),而且由于A1203的乃值较低,PMOS的EOT也会受到影响。 采用覆盖层对工艺的整合也是一个挑战,需要在PMOS和NMOS上分别沉积不同的厚度仅为1nm左右的覆盖层,去除的同时叉不能对高虑介质造成损伤,是十分困难的。

   覆盖层的沉积主要有AI'D或物理气相沉积(PVD)技术。PVD通常采用金属沉积(I'a和AD后加氧化来实现。

   半导体绝缘介质的填充

  随着半导体技术的飞速发展,半导体器件的特征尺寸显著减小,相应地也对芯片制造工艺提出了更高的要求,其中一个具有挑战性的难题就是绝缘介质在各个薄膜层之间均匀无孔的填充,以提供充分有效的隔离保护,包括浅槽隔离(shallow trencll isolauon)、金属前绝缘层(pre_metal dielectric)、金属层间绝缘层(inter-meta⒈dielecthc)等。

   高密度等离子体化学气相沉积(HDP CVD)工艺自20世纪90年代中期开始被先进的芯片工厂采用以来,以其卓越的填孔能力、稳定的沉积质量、可靠的电学特性等诸多优点而迅速成为0.25um以下先进I艺的主流。

   高密度等离子体化学气相沉积工艺

   在HDP CVD工艺问世之前,大多数芯片厂普遍采用等离子体增强化学气相沉积(PE CVD)进行绝缘介质的填充。这种工艺对于大于0.8um的间隔具有良好的填孔效果,然而对于小于0.8um的间隔,用P:CVD工艺一步填充这么高的深宽比(定义为间隙的深度和宽度的比值)的间隔时会在间隔中部产生夹断(pincl△off)和空穴(见图4.12)。其他一些传统CVD工艺,如常压CVD(APCVD)和亚常压CVD(SACVD)虽然可以提供对小至0.25um的间隔的无孔填充,但这些缺乏等离子体辅助沉积产生的膜会有低密度和吸潮性等缺点,需要增加P:CVD薄膜对其进行保护,或者进行后沉积处理(如退火回流

等)。这些工序的加人同样提高了生产成本,增加了整个I艺流程的步骤和复杂性。为了同时满足高深宽比间隙的填充和控制生产成本,诞生了HDP CVD工艺,它的特点在于,可以在同一个反应腔中同步地进行沉积和物理轰击,从而实现绝缘介质在沟槽中的bottom up生长。