结构体是VHDL设计中最主要部分，它具体地指明了该基本设计单元的行为、元件及内部的连接关系，也就是说它定义了设计单元具体的功能。 LB0003250A-1结构体对其基本设计单元的输入输出关系可以用3种方式进行描述，即行为描述（基本设计单元的数学模型描述）、寄存器传输描述（数据流描述）和结构描述（逻辑元件连接描述）。不同的描述方式，只体现在描述语句上，而结构体的结构是完全一样的。

   一个完整的、能被综合实现的VHDL设计必须有一个实体和对应的结构体，一个实体可以对应一个或多个结构体，由于结构体是对实体功能的具体描述，因此它一定要跟在实体的后面，通常先编译实体后才能对结构体进行编译。

   一个结构体的具体结构描述如下：

ARCHITECTURE<architecture_name结构体名>OF<entity_name实体名>IS

。．结构体声明区域

一一声明结构体所用的内部信号及数据类型

．．如果使用元件例化，则在此声明所用的元件

   BEGIN  一一以下开始结构体用于描述设计的功能

   --concurrent signal assignments并行语句信号赋值

   --processes进程（顺序语句描述设计）

  --component instantiations元件例化

    END<architeCture name结构体名>

   结构体名是对本结构体的命名，它是该结构体的唯一名称，OF后面紧跟的实体名表明了该结构体所对应的是哪一个实体，用IS来结束结构体的命名，结构体的名称可以由设计人员自由命名。