利用综合器对VHDL源代码进行综合优化处理，生成门级描述的网络表文件，MAX706RCSA这是将高层次描述转化为硬件电路的关键步骤。

   综合优化是针对ASIC芯片供应商的某一产品系列进行的，所以综合的过程要在相应的厂家综合库支持下才能完成。综合后，可利用产生的网络表文件进行适配前的时序仿真，仿真过程不涉及具体器件的硬件特性，较为粗略。一般设计时，这一仿真步骤也可略去。

   利用适配器将综合后的网络表文件针对某一具体的目标器件进行逻辑映射操作，包括底层器件配置、逻辑分割、逻辑优化和布局布线。适配完成后，产生多项设计结果，如适配报告，包括芯片内部资源利用情况、设计的布尔方程描述情况等；适配后的

仿真模型；器件编程文件。根据适配后的仿真模型，可以进行适配后的时序仿真，因为已经得到器件的实际硬件特性（如时延特性），所以仿真结果能比较精确地预期未来芯片的实际性能。如果仿真结果达不到设计要求，就需要修改VHDL源代码或选择不同速度品质的器件，直至满足设计要求。