吴星华

    时钟数据恢复(CDR)电路广泛应用于电信、光收发器、数据存储局域网以及无线产品中，随着对于带宽的要求越来越高，以及分配和占用频谱的增加，因而在设计中，CDR技术的优势将日益突出。与此同时，供应商的产品都将系统或板级接口从并行方式转换成串行方式。

    时钟数据恢复(CDR)技术的产生

    近几年，CDR技术的应用大为增长，已超出了在处理较宽并行数据总线跨背板连接时对接收端时钟管理和数据偏斜的需求。由于这些并行数据总线信号占用较大的板尺寸并消耗较大的功率，因而它们之间的路由非常困难，故需要采用多层路由结构来处理信号和总线端接问题。除此之外，还必需解决高位宽数据总线所产生的EMI(电磁干扰)问题。

    随着通信新技术的出现和电信号处理技术的改进以及要求通过FR(帧中继)-4背板、光纤和无线媒介发送电信号技术问题的问世，从而使CDR技术尤为显得重要。为确保证时钟和数据相组合的信号能同时到达，在发送端首先将时钟和数据复合的通信技术已广泛被采用并不稀罕，而关键在于如何在接收端将时钟和数据能分离开来，而这项工作须由CDR电路完成。此时，将数据从并行格式转换到串行格式或实现相反转换的产品又称为串行器/解串器。这些串行器/解串器的产品通常包含有CDR电路，用于对串行数据流的解串。

    本文论述的是：在高速串行通信应用中成功实现CDR技术、功能的电路结构；而在典型高速串行通信链路的概述中，又对数据是如何传输及如何从链路中重新捕获数据作分析；而在通用CDR拓扑中将讨论CDR的不同结构并分折数据链路发送端和接收端时钟基准振荡器的设计要领。

    高速串行通信中的时钟与数据恢复电路

    基本架构

    图1提供了高速串行通信链路的基木架构。

    architecturr IBM糸统网络结构)网络中，基本上有两个部分：数据链路和节点。而数据链路有许多种，有一些只是简单的通过双绞线的局部网连接，还有一些包含了附加的硬件。后一种通过公共电话网络，利用ISDN、帧中、X25以及其它低层链路执协议连接到远端。。

    图1所示为时钟与数据恢复电路是高速串行通信链路的基木架构。图中宽带并行数据(位bl、b2、b3…bn)以频率ft到达发送串行器，数据在串行器内由并行格式转换成串行格式。串行位流至少具有n× ft的位速率，其中n为并行数据的位数。而最终频率(位速率)可能会高于ft，这取决于二个原因：其一、是否具有所规定的误码率(BER)指标，即需要按照信道的要求来编码数据从而达到所规定的误码率(BER)；其二、是否需要向CDR接收端发送额外数据。而Reed-Solomon code(里德-索罗门码)前向纠错(FEC)法和8B10B编码分别是信道编码或在CDR接收端产生额外传输数据的实例。该串行数据就绪后通过信道发送至接收器，最终到达解串器。这种基本的通信结构适用于通过光纤、空间或背板传输数据任何方式。值此，要说明的是所谓前向纠错(FEC)法就是找回传输丢失数据的方法，在损坏数据的接收端使用一个代码试图修复或校正损坏部分。这种方法避免了重新传输，节省了带宽。

    CDR技术应用中的定时(时钟基准振荡器VREF)非常关键，因为这关系到在系统设计中，如何驱动数据从并行格式转换成串行格式，并通过具有不确定失真的信道来传送和接收数据又保护信噪比和保持误码率(BER)指标，从而达刭尽可能减小因信号衰减对数据信号造成影响的问题。例如，在跨背板数字传输结构中系统的抖动性能是非常重要的，高速电信号穿过的距离不同(FR-4或背板)，就会导致信号电平和时间变量畸变所造成的信号衰减。其中VREF稳定性和精确度很是关键。

    锁相环(PLL)电路

    时钟-数据恢复电路的核心部分是一个锁相环(PLL)电路，图2是PLL电路的原理框图，很多情况下它是一个数字电路。

    图2是适用于图1所示通信链路的串行器或发送器。PLL电路包括相位检测器(PD)、滤波器(LPP)、压控振荡器(VCO)和分频器(1／n)。分频器用于向PD提供可用于比较的输入频率。按照图2这种方式，其VCO的输出与非常稳定的基准输入VREF的相位