引言：在FPGA封装模型中对SSN噪声有贡献的因素包括PDN和I/O网络，作者验证了封装模型在SSN仿真以及实现测试数据的相关性，并通过采用封装PDN模型，分析了封装内和片上去耦合电容对噪声消减的有效性。

图1：在FPGA封装中的同步开关噪声。

图2：SSN的实际情况(在这里产生了地弹)。

图3：仿真设置示意图。

图4：对地和带负载的开关I/O的仿真SSN。

图5：不同片上去耦电容实现的频域PDN情况。

图6：开关I/O和不同封装内去耦电容实现的PDN中产生的相对的电源-地噪声。

图7：采用不同硅片上去耦合电容实现的频域PDN情形。

图8：开关I/O与采用不同片上去耦电容在PDN中产生的电源-地噪声。

图9：片上去藕电容值与噪声消减的关系。

图10：a. 频域PDN情况。

表1：10个、20个、40个驱动器在仿真环境中的测试比较。

表2：列出了峰峰噪声值。
互补金属氧化物半导体(CMOS)技术的发展使电路密度迅速增加，器件的开关速度更快，以及更高的输入和输出密度。这些趋势使得电路设计具有在高时钟频率下的大量同步开关活动，其结果是增加了同步开关噪声(SSN)，这是电源分布网络(PDN)中delta-I噪声、返回电流共享I/O网络中的共同路径、发射噪声和耦合噪声的组合影响。除了增加噪声外，信号电平和电源电压可能继续降低。如果不进行控制，SSN可能导致逻辑电路错误地切换状态或者导致电路延时增加。
因为返回电流产生的I/O噪声可能对电源网络完整性具有直接的影响，特别是对于那些将包含大量I/O作为其市场竞争特色的现场可编程逻辑阵列(FPGA)来说尤其如此。设计在电源和地结构上产生很低噪声的CMOS FPGA封装，并且有大量的同步开关I/O来说，确保优化的系统性能和成本就更具挑战性。为实现这个目标，必须深刻理解降低电源地噪声的机制。
封装设计上的SSN处理
PDN电感和I/O返回路径环路电感是增加SSN的两个主要的原因。如图1所示, Lpwr、Lgnd和Cpkg组成了简化的PDN网络。信号I/O印制线由特征电感Lsig和电容Csig组成，在每个网络之间存在不同等级的感性和容性耦合。一般认为，电感是电流流过的一个关联环路结构。因此，SSN的最好描述为在高密度的封装内相互耦合的内部电流环。
当信号从低电压状态切换到高电压状态时，一个上拉器件开启而下拉器件关断，电流开始从VCCIO流出。形成的图中红色电流环是从电源为裸片提供的电荷。由于电感与电源电压相关，电荷因为电流阻塞不能马上达到器件。在VCCIO上产生压降，这个压降由关系式V=Lpwr×di/dt主导。当信号从高切换到低时，上拉器件关断，下拉器件开启。VSSIO吸收IO上的电流，形成图中的绿色环路。采用相同的Lgnd×di/dt规则，导致地电压上升，或者叫地弹。电源电压和地电压的变化通常都称为开关噪声。
应该注意的是，CMOS器件用在电源和地网络中的时间并不一样。理想情况下，当信号升高到门限电压以上时，上端的器件马上开启，下端的器件同时关断。实际的情况存在一段两个器件都为开启的很短过渡时期，在这期间，在VCCIO和VSSIO之间直接形成一个低阻抗的路径。其结果，浪涌电流流过两个器件，流经黄色的环路。在输入信号变换的每个(上升或下降)沿，浪涌电流直接在电源和地环路上产生压降和地弹，与I/O网络无关。
每个环路中电感的大小与他们的环路结构相关，这个环路结构环绕因电流流过环路产生的磁场。大的环路将产生高的环路电感，因此环的结构必须认真地设计。电源和地的布置必须尽量相互靠近，以降低环路电感。对于I/O地环路，I/O印制线通常通过平衡电感和I/O到地电容(Sqrt(L/C))来设计成具有50欧姆的特征阻抗。这样一来，I/O印制线不能随意地放到与地接近。然而，环路的任何增加，例如地的剪切，都将不仅导致阻抗的不连续，还会增加环路电感，这些都会增加SSN噪声。
图2显示了地弹的测试实例。红色线是开关I/O之一，紫色线代表VSSIO。在VSSIO线上，你可以清晰地看到在信号的下降沿(高到低的转换)，地弹直线上升。
这一节简要地介绍了增加电源地网络开关噪声的机制。对于低电感电源和地平面，首选