在系统级芯片中嵌入存储器可以提高系统速度、降低功耗以及缩小整体面积，然而在带来性能提升的同时芯片的生产将面临可制造性、成本和面市时间等问题。本文以东芝公司的实际应用情况为例，分析了在嵌入SRAM和DRAM存储器时如何克服这些问题，并介绍了当前的技术应用现状。

    在系统级芯片(SoC)中嵌入大存储器模块所带来的性能提升是不容置疑的，但必须解决成本、面市时间和设计风险等问题，存储器结构对各代工艺的高度可制造性和可伸缩性解决了嵌入式存储器的这三个主要问题。SRAM和基于嵌入式沟道(embedded-trench)的DRAM能够很好地满足这些要求，SRAM适用于高速应用，DRAM则能满足大容量要求。  

    可制造性分析

    由于可制造性很难预先得到验证，因此新的嵌入式存储器技术存在不少问题，其中包括产品的良品率问题。通常仅做少量的测试芯片并不能解决这样的问题，甚至即使实际产品也不能验证所用工艺能够确保下一颗芯片具有高的良品率。

    由于现在的SoC制造设备非常昂贵，而产品上市时间要求紧迫，因此从工艺的第一次引进到高良品率的生产制造的时间必须很短。随着工艺变得越来越复杂，真正达到量产水平的时间也在不断增加。由于采用增量式模块化方法提高良品率，我们发现利用新一代技术可以缩短达到成功量产的时间。例如，0.18微米工艺的量产时间和初始缺陷密度(D0)几乎是0.35微米工艺的一半。如果工厂希望继续向更复杂的SoC用嵌入式工艺发展时，这种持续的生产改进是非常必要。

    半导体公司还需要开发合适的模块化工艺步骤。在东芝公司的模块化嵌入式DRAM工艺中，创建CMOS逻辑门所需的工艺步骤是制造混合信号电路所需步骤的子集，而制造混合信号电路所需的步骤又是制造完全嵌入式DRAM芯片所需步骤的子集。如果不需要DRAM，不增加那些额外步骤即可。DRAM步骤是整个工艺流程的一部分，当包含这一步骤时不会对可制造性有任何影响。

    在创建这样一个工艺时，不要在已有的逻辑工艺上重新修改存储器结构，而要将它作为一个整体进行创建。一些较早的嵌入DRAM尝试就是由于采用这种方法而出现问题。那时，DRAM和逻辑工艺的密度和性能优化是单独进行的，相互之间不兼容。值得注意的是，大多数常见的DRAM中使用的堆叠式电容结构在制造时需要对逻辑结构产生过应力(over-stress)的高温。因此，逻辑兼容性更强的嵌入式沟道DRAM被证明是用于混合嵌入式DRAM的最佳选择。

    即使SRAM采用的硅数量比DRAM多得多，SRAM的可制造性仍很高。主要有以下三个原因：首先是由于对SRAM技术已经完全了解，因此能实现非常高的良品率；其次，SRAM不需要DRAM所需的电容，因此制造步骤相对比较少；第三，由于可以增加便于工艺后补救的冗余SRAM单元，提高了大型SRAM模块的良品率。冗余SRAM单元设计需要在减少SRAM内核尺寸和为了便于补救而增加面积之间取得折衷，正确的折衷可以提高可制造性。东芝公司利用500kb的冗余模块获得了不错的SRAM良品率。

    DRAM使用的硅片面积要比SRAM少得多，因此当需要大容量存储器时DRAM的裸片尺寸就能做得很小。DRAM所需的电容要求额外的工艺步骤，而额外步骤所增加的成本已变得越来越微不足道了。目前，一个有11层金属层的SoC需要20个掩模来实现互连，而几年前3到4层金属互连层所需的掩模很少。因此，目前嵌入式DRAM的额外步骤只占总掩模数的很少一部分。

    成本影响

    额外步骤的实际成本与它们是否影响逻辑晶体管的制造和性能有很大的关系。由于深沟道电容是在逻辑晶体管之前完成的，因此基于嵌入式沟道的DRAM对晶体管影响很小。相反，堆叠式电容DRAM结构的建立步骤必须发生在逻辑制作之后。由于高温的影响，很难控制逻辑晶体管的性能。因此，堆栈式电容DRAM会削弱SoC逻辑的可制造性。

    由简单的金属结构组成的特殊用途OTP ROM也是一种具有高度可制造性的产品，金属结构由标准互连金属构建。这种ROM的结构内包含了编程每个ROM单元的熔丝，而且不会增加额外的工艺。东芝公司以预设计模块的形式提供1,016位OTP ROM，该模块包含移位寄存器和用来路由熔断熔丝所需电压的控制逻辑。标准熔丝熔断型测试器在晶圆检测中执行这一编程。OTP ROM非常适用于那些专门应用，如在SoC中插入唯一的芯片识别号。

    当前的半导体技术可以根据各种工艺来调整，可制造性越来越高。例如，当东芝的16Mb嵌入式SRAM所用工艺从180nm到130nm再到90nm时，其尺寸会分别缩小50.1%和51.7%，其尺寸变化接近线性规律。同样规模的嵌入式DRAM的尺寸变化比线性还要