目前设计服务业者在逻辑设计阶段所面临的技术挑战，基本上皆是肇因于设计复杂度的增加，由于功能效能要求愈来愈高，因此IC设计的复杂度也愈来愈高，目前业界普遍仍以Moore’s Law为半导体界技术复杂程度为依归。复杂度增加带来的技术挑战，分别说明如下。

　　时序收敛（Timing Closure）：

　　时序收敛的挑战是何意义？简单来说，每个IC设计项目，在如此复杂的逻辑关系中，如何确保每个电子开关（Logic Gate）都能在准确万分的要求下，准时的开启或关闭，以达到整个IC的菜单现设计值与实际值一致，便是时序收敛的设计要求。由于每个电子开关的效能表现不同，因此要针对不同的电子开关来做特殊的处理，同时又要符合客户的开发时程，往往考验着设计服务业者的设计经验与能力。

　　可测试性设计（Design for Test; DFT）：

　　同样地，整颗IC的电路电子开关数目往往高达数百万个以上，如此复杂的电子逻辑关系，若在设计中途、或是设计完成后如何侦错、进一步加以除错，便成为另一项艰巨的挑战。现在设计服务业者普遍的解决办法是利用设计工具软件业者(EDA业者)提供的验证方法与工具软件，搭配与整合现有的IC设计流程，尽可能地达到易于侦错、除错，增加事前预防的确认工作，减少事后除错的成本发生。

　　例如，可测试性设计、自动产生测试程序代码（Automatic Test Pattern Generation）、内建自我测试逻辑电路（Build In Self-Test）、功能性等效验证（Functional Equivalence）等，都是达到可测性设计要求的重要方法，也有相对应的设计工具软件十分成熟。

　　与客户沟通互动界面的挑战：

　　在复杂度增加所造成的技术挑战之外，设计服务业者还要面临另一方面的困难，即与客户沟通互动界面的挑战。设计服务业者为了要服务客户，必须要对客户芯片的功能应用有基本的认识。在客户设定芯片的效能表现、整合的功能时，往往需要与内部的IC设计人员、接受委托设计服务的设计服务工程人员，进行频繁的沟通与讨论，以让芯片设计的每一个阶段都能顺利进行，避免Hand over不清、工作分工不明、时程难以掌控、设计错误难以排除等等问题。

　　同时，由于全球化的趋势，让设计服务业者必须跨出当地市场，争取国际客户的设计服务订单，与客户之间的沟通也变成了一项重要的每日例行工作。在此阶段，往往是设计服务业者与客户之间建立工作互信与愉快合作经验的最重要时程。以一般的新进设计服务业者而言，由于缺乏与客户互动经验，通常在此阶段，最容易与客户产生纠纷，并且难以解决。但若能成功建立起长期的合作设计经验，则对设计服务业者的质量提升，将有意想不到的巨大收获。

　　总括而言，在逻辑设计阶段，由于事关芯片市场定位与芯片效能表现等重要设计要求，必需成熟运用可靠的设计工具软件，以有效解决时序收敛、可测试性设计等等技术面的问题，从设计经验与能力来缩短设计时程。另一方面，设计服务业者更需要加强与客户设计界面的整合与沟通，提升设计服务的质量，与客户的成功一同成长，这才是设计服务业者竞争力的决胜所在。