基于DDS+PLL技术的高频时钟发生器（图）

发布时间:2007/8/23 0:00:00 访问次数:785

王　轶，朱　江

摘　要：针对直接数字频率合成（DDS）和集成锁相环（PLL）技术的特性，提出了一种新的DDS激励PLL系统频率合成时钟发生器方案。分析了频率合成系统相位噪声和杂散抑制的方法，介绍了主要器件AD9854和ADF4106的性能。

关键词：直接数字频率合成；锁相环；相位噪声；杂散抑制

1　引言

高性能合成频率广泛应用在现代通信、雷达和电子测量等技术领域中。频率合成方法主要有 3种：

(1)直接合成法，他利用混频器、倍频器、分频器和带通滤波器完成对频率的算术运算。

(2)应用锁相环PLL（PhaseLocked Loop）的频率合成，虽然具有工作频率高、宽带、频谱质量好的优点，但频率分辨率和转换速率都不够高。

(3)最新的频率合成方法是直接数字频率合成DDS（Direct Digital Synthesis）。DDS较以前频率合成技术具有频率转换时间短，频率分辨率高，输出相位连续，可以进行高精度、高稳定度编程，全数字化易集成等突出优点。

但是DDS的2个明显不足限制了其进一步的应用：一是因受限于器件可用的最高时钟频率，致使合成频率不能太高，输出信号的频率上限基本上是在HF或VHF频段上，比PLL合成技术以及直接模拟合成技术得到的信号频率低；二是输出频率杂散分量较大，频谱纯度不如PLL。从基本原理而言，PLL是模拟的闭环系统，而DDS是全数字的开环系统，二者是两种不同的频率合成技术，采用将二者结合构成DDS+PLL组合系统来互相补充，可以达到单一技术难以达到的应用效果。

2　DDS激励PLL系统

2.1性能分析

常用的DDS+PLL组合有DDS激励PLL和DDS内插PLL两种方式。无论采用哪种组合方式，都可以获得高分辨率、快速转换、较宽频率范围的输出频率。但在频率杂散性能、频率建立时间和电路复杂程度等方面，两种组合特点各有不同。在PLL内插DDS的组合方案中，虽然DDS输出不经PLL倍频，故具有较低的相位噪声和较好的杂散性能，但此方案需要滤除混频器产生的多余分量，影响环路参数，致使设计电路复杂，硬件调试周期长。

工作中的600 MHz时钟发生器采用低频DDS激励PLL的频率合成系统。该方案通过采用高的鉴相频率提高PLL的转换速度，并利用DDS的高分辨率保证倍频PLL输出较高的频率分辨率，同时PLL环路的带通滤波可以对DDS的带外杂散有抑制作用。该方案的优点是电路结构简单、成本低、易于控制、易于集成。为保证组合系统的频谱纯度，在DDS的输出加一个带通滤波器，用来抑制和消除来自DDS参考频率的宽带杂散。系统原理图如图1所示。

通过原理分析可知，DDS+PLL系统的相位噪声主要由PLL的相噪性能决定，而其杂散性能则取决于DDS。

2.2相位噪声的测量

PLL相位噪声主要由3部分组成：VCO固有的相位噪声；鉴相器、环路滤波器、分频器的相位噪声以及参考频率的相位噪声。其中环路分频比N（本系统中N取为20）对环路带宽内的输出相位噪声影响最大，即在环路通带内，输出相位噪声要恶化20logNdB。

在将VCO的特性理想化的情况下，主要考虑集成锁相环的噪声，则整个环路的相位噪声可近似为：

　
其中：fDDS为输入PLL鉴相器的频率值；NPLL是PLL的相噪基数，PLL频率合成芯片ADF4106的NPLL值为－174 dBc。

时钟发生器输出频率fout可根据需要改变。当fout取为6 00 MHz，参考晶振采用30 MHz时，环路的相位噪声为：