Stratix器件在DVB-T调制器中的应用
发布时间:2007/8/23 0:00:00 访问次数:673
摘要：Stratix器件是Altera公司推出的面向高速系统的新一代可编程逻辑器件。该器件内部集成有大容量存储器、可配置锁相环和高性能的DSP模块，同时采用了全新的布线结构，能支持多种ＩＯ接口标准。文中介绍了stratix系列器件中EPLS25的新特性，给出了EPLS25在DVB-T调制器中的应用方法。
关键词：stratix；EPLS25；DVB-T调制器；码流分路
１ Ｓｔｒａｔｉｘ系列器件的结构特点
数字系统越来越趋向于大规模、高速度、多接口化。但多片系统的复杂化给电路带有了难调试和不稳定等问题，这也是单片系统ＳＯＣ（ｓｙｓｔｅｍ ｏｎ ｃｈｉｐ）概念开始被大家接受的主要原因之一。然而单片系统要求一个片内包含多种资源，而市场又要求快速推出新产品，由于ＡＳＩＣ设计风险大，周期长，所以越来越多的公司选择ＳＯＰＣｓｙｓｔｅｍ ｏｎ ｐｒｏｇｒａｍａｂｌｅ ｃｈｉｐ作为先期平台验证。在这种情况下，众多可编程器件厂商纷纷推出新的产品来适应此需要，Ａｌｔｅｒａ公司推出的ｓｔｒａｔｉｘ系列器件就是其中集成度较高的一种。
Ｓｔｒａｔｉｘ系列为通用型ＦＰＧＡ它面向高速连接、大容量存储、数字信号处理等应用领域。以Ｓｔｒａｔｉｘ系列的ＳＥＰＬＳ２５为例，它内部集成了２５６６０个逻辑单元（ＬＥ）、１８９９ｋＢ ＲＡＭ和专用的ＤＳＰ处理模块（如９×９乘法器）。其ＩＯ管脚支持各种标准电压，内部时钟网络多达２４个，此外还有６个锁相环。内部的ＭｕｌｔｉＴｒａｃｋ布线结构给复杂设计带来极大的方便。
与以往的ＡＰＥＸ系列器件相比， Ｓｔｒａｔｉｘ 的一大特点是被称为Ｔｒｉ－Ｍａｔｒｉｘ ｍｅｍｏｒｙ的ｍｅｍ结构。一个Ｓｔａｔｉｘ器件内部有三种尺寸的ＲＡＭ 分别是Ｍ５１２、Ｍ４ｋ和ＭｅｇａＲＡＭ。每个Ｍ５１２块含５１２个比特位，另外有６４个校验比特。从总线宽度上看，可配置成５１２ × １２５６×２ １２８×４６４×８ ６４×９３２×１６３２×１８。从类型上讲，可配置ＦＩＦＯ、单端和双端ＲＡＭ。ＥＰ１Ｓ２５含２２４个Ｍ５１２，均匀分布在片内，可用于需要大量小规模存储器的场合，如运行参数存储、ＤＳＰ滤波系数存储、中间结果保存等。ＥＰ１Ｓ２５含１３８个Ｍ４ｋ，每块大小为４６０８个比特（含５１２检验位）。此外，ＥＰ１Ｓ２５还有两个大容量ＭｅｇａＲＡＭ ，每块含５７６ｋ个比特（６４ｋ校验位），适用于需要大容量ＲＡＭ的数据转发，视频缓存等应用场合，同时也适合作嵌入式处理器的ＲＡＭ用。Ｓｔｒａｔｉｘ内部集成的这些ＲＡＭ在很大程度上可以替换外部分立ＲＡＭ从而简化了ＰＣＢ版图设计，同时由于内部ＲＡＭ的运行速率很高，因而也增大了系统的带宽。
Ｓｔｒａｔｉｘ 的另一大特点是内含丰富的时钟源，能提供多样的时钟解决方案。ＥＰＬＳ２５有１６个全局时钟管脚和８个局部时钟管脚，分别对应于内建的１６个全局时钟网络和８个局部时钟网络。局部时钟网络将整个片子划成４个区域，每个区域对应两个局部时钟，可为该区域内的时钟逻辑提供最小的时延。ＥＰＬＳ２５内部还集成了２个增强型锁相环和４个快速型锁相环，其中增强型锁相环是ｓｔｒａｔｉｘ特有的。
图１是增强型锁相环的结构图。图中的压控振荡器是宽谱的，中心频率可在配置ｓｔｒａｔｉｘ时进行配置。低通滤波器的频带范围可以设定，并可根据需要选择成低通（滤除抖动）或宽带（受调制）。在对时钟的可靠性有较高要求时，可以用时钟切换电路来提供备份时钟，如将时钟１编程为主时钟，时钟２设为备用时钟。时钟切换电路一直监视时钟１，当时钟１消失时，自动切换到时钟２。在这一过程中，锁相环输出频率保持不变，从而可实现时钟的平滑切换。时钟切换也可以由用户电路控制，这一点同时也适用于双时钟（不同频）并存时的切换。图中的除法电路专用计数器在三个联合使用时可提供丰富的控制比。若输入时钟频率为ｆｉｎ则压控振荡器输出频率将为ｆｉｎ·ｍ／ｎ，最终的输出频率为ｆｉｎ·ｍ／ｎ·ｇ。在ｑｕａｔｕｓ２软件中，当设定了输入频率、乘除因子后，软件会自动设置优化的ｍ、ｎ、ｇ值。同时锁相环的输出时钟相位、延迟和占空比也可以设定。锁相环的输出可用于驱动内部的时钟网络，也可通过专用管脚输出。
Ｓｔｒａｔｉｘ的ＩＯ也有一定创新。ＥＰＬＳ２５支持的ＩＯ电压类型很广，基本覆盖了现有的各种标准类型从单端的ＬＶＴＴＬ、ＬＶＣＭＯＳ、１．５Ｖ、１．８Ｖ、２．５Ｖ、３．３Ｖ ＰＣＩ到差分的ＬＶＤＳ、ＬＶＰＥＣＬ、ＨＹＰＥＲ ＴＲＡＮＳＰＯＲＴ和参考电压型的ＳＳＴＬ２、ＳＳＴＬ３及ＡＧＰ１／２。Ｓｔｒａｔｉｘ的ＩＯ分成ＩＯ块。不同的ＩＯ块支持不同的电压类型。Ｓｔｒａｔｉｘ的ＩＯ单元支持ＤＤＲ ＳＤＲＡＭ和Ｆ
摘要：Stratix器件是Altera公司推出的面向高速系统的新一代可编程逻辑器件。该器件内部集成有大容量存储器、可配置锁相环和高性能的DSP模块，同时采用了全新的布线结构，能支持多种ＩＯ接口标准。文中介绍了stratix系列器件中EPLS25的新特性，给出了EPLS25在DVB-T调制器中的应用方法。
关键词：stratix；EPLS25；DVB-T调制器；码流分路
１ Ｓｔｒａｔｉｘ系列器件的结构特点
数字系统越来越趋向于大规模、高速度、多接口化。但多片系统的复杂化给电路带有了难调试和不稳定等问题，这也是单片系统ＳＯＣ（ｓｙｓｔｅｍ ｏｎ ｃｈｉｐ）概念开始被大家接受的主要原因之一。然而单片系统要求一个片内包含多种资源，而市场又要求快速推出新产品，由于ＡＳＩＣ设计风险大，周期长，所以越来越多的公司选择ＳＯＰＣｓｙｓｔｅｍ ｏｎ ｐｒｏｇｒａｍａｂｌｅ ｃｈｉｐ作为先期平台验证。在这种情况下，众多可编程器件厂商纷纷推出新的产品来适应此需要，Ａｌｔｅｒａ公司推出的ｓｔｒａｔｉｘ系列器件就是其中集成度较高的一种。
Ｓｔｒａｔｉｘ系列为通用型ＦＰＧＡ它面向高速连接、大容量存储、数字信号处理等应用领域。以Ｓｔｒａｔｉｘ系列的ＳＥＰＬＳ２５为例，它内部集成了２５６６０个逻辑单元（ＬＥ）、１８９９ｋＢ ＲＡＭ和专用的ＤＳＰ处理模块（如９×９乘法器）。其ＩＯ管脚支持各种标准电压，内部时钟网络多达２４个，此外还有６个锁相环。内部的ＭｕｌｔｉＴｒａｃｋ布线结构给复杂设计带来极大的方便。
与以往的ＡＰＥＸ系列器件相比， Ｓｔｒａｔｉｘ 的一大特点是被称为Ｔｒｉ－Ｍａｔｒｉｘ ｍｅｍｏｒｙ的ｍｅｍ结构。一个Ｓｔａｔｉｘ器件内部有三种尺寸的ＲＡＭ 分别是Ｍ５１２、Ｍ４ｋ和ＭｅｇａＲＡＭ。每个Ｍ５１２块含５１２个比特位，另外有６４个校验比特。从总线宽度上看，可配置成５１２ × １２５６×２ １２８×４６４×８ ６４×９３２×１６３２×１８。从类型上讲，可配置ＦＩＦＯ、单端和双端ＲＡＭ。ＥＰ１Ｓ２５含２２４个Ｍ５１２，均匀分布在片内，可用于需要大量小规模存储器的场合，如运行参数存储、ＤＳＰ滤波系数存储、中间结果保存等。ＥＰ１Ｓ２５含１３８个Ｍ４ｋ，每块大小为４６０８个比特（含５１２检验位）。此外，ＥＰ１Ｓ２５还有两个大容量ＭｅｇａＲＡＭ ，每块含５７６ｋ个比特（６４ｋ校验位），适用于需要大容量ＲＡＭ的数据转发，视频缓存等应用场合，同时也适合作嵌入式处理器的ＲＡＭ用。Ｓｔｒａｔｉｘ内部集成的这些ＲＡＭ在很大程度上可以替换外部分立ＲＡＭ从而简化了ＰＣＢ版图设计，同时由于内部ＲＡＭ的运行速率很高，因而也增大了系统的带宽。
Ｓｔｒａｔｉｘ 的另一大特点是内含丰富的时钟源，能提供多样的时钟解决方案。ＥＰＬＳ２５有１６个全局时钟管脚和８个局部时钟管脚，分别对应于内建的１６个全局时钟网络和８个局部时钟网络。局部时钟网络将整个片子划成４个区域，每个区域对应两个局部时钟，可为该区域内的时钟逻辑提供最小的时延。ＥＰＬＳ２５内部还集成了２个增强型锁相环和４个快速型锁相环，其中增强型锁相环是ｓｔｒａｔｉｘ特有的。
图１是增强型锁相环的结构图。图中的压控振荡器是宽谱的，中心频率可在配置ｓｔｒａｔｉｘ时进行配置。低通滤波器的频带范围可以设定，并可根据需要选择成低通（滤除抖动）或宽带（受调制）。在对时钟的可靠性有较高要求时，可以用时钟切换电路来提供备份时钟，如将时钟１编程为主时钟，时钟２设为备用时钟。时钟切换电路一直监视时钟１，当时钟１消失时，自动切换到时钟２。在这一过程中，锁相环输出频率保持不变，从而可实现时钟的平滑切换。时钟切换也可以由用户电路控制，这一点同时也适用于双时钟（不同频）并存时的切换。图中的除法电路专用计数器在三个联合使用时可提供丰富的控制比。若输入时钟频率为ｆｉｎ则压控振荡器输出频率将为ｆｉｎ·ｍ／ｎ，最终的输出频率为ｆｉｎ·ｍ／ｎ·ｇ。在ｑｕａｔｕｓ２软件中，当设定了输入频率、乘除因子后，软件会自动设置优化的ｍ、ｎ、ｇ值。同时锁相环的输出时钟相位、延迟和占空比也可以设定。锁相环的输出可用于驱动内部的时钟网络，也可通过专用管脚输出。
Ｓｔｒａｔｉｘ的ＩＯ也有一定创新。ＥＰＬＳ２５支持的ＩＯ电压类型很广，基本覆盖了现有的各种标准类型从单端的ＬＶＴＴＬ、ＬＶＣＭＯＳ、１．５Ｖ、１．８Ｖ、２．５Ｖ、３．３Ｖ ＰＣＩ到差分的ＬＶＤＳ、ＬＶＰＥＣＬ、ＨＹＰＥＲ ＴＲＡＮＳＰＯＲＴ和参考电压型的ＳＳＴＬ２、ＳＳＴＬ３及ＡＧＰ１／２。Ｓｔｒａｔｉｘ的ＩＯ分成ＩＯ块。不同的ＩＯ块支持不同的电压类型。Ｓｔｒａｔｉｘ的ＩＯ单元支持ＤＤＲ ＳＤＲＡＭ和Ｆ
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