引言

　　本文的主旨是启发读者去考虑电子芯片集成度提高对终测或生产测试的影响。特别的，射频(RF)芯片测试方法的主要转移变得越来越可行。一些关于生产测试的关键项目将在这里进行讨论。它们是：系统级测试：RF晶园探针测试；SIP相对SOC的架构；设计人员的新的责任：RF内置自检(BIST);对于测试系统构架的影响。

　　系统级测试

　　现代高集成度的芯片有着“射频到比特流”(“RF-to-bits”)或“射频到模拟基带”的构架。射频部分集成度提高带来最大的冲击之一是测试模式的转移，即使得系统级的测试成为可能。系统级测试有优点也有缺点，最大的优点是可以减少测试时间，最大的缺点是它目前并没有被业界广泛接受。而且，这是一个非常有争议的题目。系统级测试基本上是根据被测件(DUT)将要使用的功能进行测试。它非常类似在数字调制中的通过／不一通过(go／no-go)测试，如比特误码率(BER)和矢量误差幅度(EVM)测试。这种测试通过使用带有数字调制信息的信号来模拟无线芯片在天线端接收的信号或有线RF芯片的输入信号宋达到测试目的。

　　传统上，连续波(CW)，单音或双音(Two tone)信号被广泛用来进行RF测试。这些测试方法被使用是因为简单独立的RF芯片结构(如RF输入和RF输出)。由于这些独立的结构被整合，那么最终的芯片结构将变得拥挤和复杂。

　　一些反对系统级测试者认为人们在R&D阶段无法花费足够的时间去考虑是否所有的测试能够保证抓出芯片中所有出问题的部分。为了解决这个问题，同时保证尽量少的测试时间，目前所有的这些系统级测试把传统的功能测试(Functional Testing)加入进来作为补充。当产品成熟或设计和制造者的信心增加时，这些功能测试的数量可以逐渐减少。
                      

     另外一个针对生产测试的方法是在全面测试系统级芯片中做一些折衷[1]。那就是，把系统级测试(如BER和EVM)测试作为正常的生产测试计划，但是同时周期性的加入特性测试(Characterization Test)计划，如每100个DUT一次。这样就在保证有效的生产测试的同时也能给设计和制造工程师反馈回有用的信息。采用这种方法，有效的测试时间可以定义为:
                    

     例如，如果生产测试讣划的执行时间为2．0s并且每50个DUT(N=50)执行一次为期60s的特性测试，那么有效的测试时间为3．16s。当产品成熟和需要更少的反馈信息时，就可以通过增加N来降低有效的测试时间。如果N增加到200，那么有效的测试时间就变为2．29s。

　　射频晶片探针测试

　　传统上，尤其在RF测试领域，晶片探针测试通常被最后的封装测试代替而尽可能的避免掉。这是冈为早期的晶片探针和晶片探针接口的设计难于处理在RF频段上接口之间产生的寄生电容和电感问题。噪声的处理同样也是一个大的问题。然而，随着SIP(System-in-a-package)的出现使封装更复杂和相应的封装成本上升，以及直接销售KGD(Know-good-die)，这些改变使得晶片探针测试很有必要。而且，由于不同功能的晶粒(die)组合在一个封装里，举一个最坏的情况，一个良率低的便宜的晶粒可能损害整个封装，使得价格昂贵的晶粒(加上封装)都没用。这些需求驱动着RF晶片探针测试技术前进。

　　SIP的概念同样进入整合的范畴。对于SIP，测试可以在封装后进行，也可以在各个部分整合之前晶片阶段进行。通常，在大部分封装测试前，各个组成的晶粒需要单独进行探针测试。对于RF芯片，现在在晶片级必须进行测试，但是在过去对于RF芯片这些测试是尽量避免的。结果就是，KGD使得RF芯片的晶片探针测试逐渐成为主流。

　　SIP与SOC

　　SOC的正式定义是在单一芯片上构建一个系统，然而，最近引入了多个晶粒在一个封装中，即SIP技术已经发展起来了。在SOC芯片中，核(Core)是在硅片级被整合的。在SIP中，同样的整合是在封装级发生的。随着SIP的出现，不同的IP(Intellectual Property)可以用在同一个封装内。实际上，在某些情况下，不同厂家的晶粒(die)也可以在一起使用。

　 “内核”这个术语必须在这里定义。内核是指一个功能模块、电路模块或单独的IP。内核这个术语在传统的SOC芯片设计和测试领域已经使用很多年了。这个概念对于RF测试工程师来说有一点新。这主要是因为只是在最近独立的RF芯片功能模块(如低噪声放大器，混频器等)才与数字或模拟功能模块放到同一个晶粒(die)中。

　　RF内核放到SOC或SIP中这两种集成方法的主要不同是各自相