基于AD6644的中频数字处理模块的设计
发布时间:2008/5/26 0:00:00 访问次数:461
随着高速ａ／ｄ转换技术和ｄｓｐ技术的发展，中频数字处理技术亦得到发展。中频数字处理技术是提高现代通信接收机性能的重要技术之一。作为中频数字处理的核心器件，早期的ａ／ｄ转换器由于速度和精度的限制，难以满足中频数字接收机高速数字化的要求。本文将以基于软件无线电技术的差分跳频电台中频数字接收机为例，给出一种基于新型ａｄｃ器件－ａｄ６６４４的中频数字处理模块的设计方案。
１系统总体结构设计
本方案的中频数字接收系统结构如图１所示。因差分跳频系统是一种异步跳频系统，省去了同步电路，结构得以简化。该系统主要由射频前端、中频预处理和中频数字处理三部分组成。系统主要功能为：工作在短波频段（２～３０ｍｈｚ），对跳频速率为５０００跳／ｓ、带宽为２．５６ｍｈｚ的信号进行不低于１２ｂｉｔ的采样，以合适的数据率送入ｄｓｐ，然后由ｄｓｐ完成各种算法处理。
射频信号先经过２～３０ｍｈｚ的前置滤波放大电路放大。为了有效抑制组合频率干扰和副波道干扰，本系统的中频预处理部分采用高中频方案３。信号经滤波放大后，再经二次下变频得到５．１２ｍｈｚ的低中频信号。该信号经带通滤波放大电路后，进入ａ／ｄ采样。为了保证不发生频谱混叠，设计ａｄｃ的采样速率为８倍于信号带宽，即２０．４８ｍｈｚ。关于二中频选择及采样速率的确定，请参见参考文献３，这里不再赘述。采样后的数据率达到１４ｂｉｔ×２０．４８ｍｈｚ＝２８６．７２ｍｂｉｔ／ｓ，经ｆｉｆｏ缓冲后，送入ｄｓｐ进行正交变换、ｆｆｔ、频点识别和解跳、信道译码等处理。下面着重就中频数字处理模块的硬件实现进行详细说明。
２中频数字处理模块硬件电路设计
由图１可以看出，中频数字处理模块的主要功能是对５．１２ｍｈｚ中频的带通信号进行ａ／ｄ转换，将采样数据经缓冲送入ｄｓｐ进行处理。硬件设计主要包括ａｄｃ、ｆｉｆｏ、ｄｓｐ三种器件的使用以及它们之间的两个接口，下面分别介绍。
2.1 ａｄｃ器件
ａｄｃ的采样率要求２０．４８ｍｈｚ。对于２～３０ｍｈｚ的ｈｆ信号，在该采样速率下，要求ａｄｃ器件的动态范围达到６０～９０ｄｂ。美国ａｄ公司的ａｄ６６４４是理想的选择。
ａｄ６６４４是一种具有１４位精度、最高采样率为６５ｍｓｐｓ的ａ／ｄ转换器。主要特性有：多音无杂散动态范围（ｓｆｄｒ）达到１００ｄｂ，典型ｓｎｒ为７４ｄｂ，功率耗散为１．３ｗ，数字采样输出为２的补码格式，并且有数据输出指示信号ｄｒｙ。
ａｄ６６４４片上提供了采样保持电路和基准电位，使其能成为一个完整的ａ／ｄ转换解决方案。ａｄ６６４４的转换灵敏度达到１３４μｖ，在奈奎斯特带宽上获得了１００ｄｂ的ｓｆｄｒ，大大增强了当其输入端存在杂散分量时从中检测出有用小信号的能力，这种突破性的改进放宽了多模数字接收机（软件无线电）的性能瓶颈。ａｄ６６４４内部采用三级子区式转换结构，既保证了精度又降低了功耗。其内部结构框图如图２所示。
2.1.1 采样电路
ａｄ６６４４的采样时钟要求质量高且相位噪声低，如果时钟信号抖动较大，信噪比容易恶化，很难保证１４位的精度。为了优化性能，ａｄ６６４４的采样时钟信号采用差分形式。时钟信号可通过一个变压器或电容交流耦合到ｅｎｃｏｄｅ和ｅｎｃｏｄｅ引脚，这两个引脚在片内被偏置，无需外加偏置电路。为了提高时钟信号的差分输入质量，本设计采用了ｍｏｔｏｒｏｌａ公司的低压差分接收芯片ｍｃ１００ｌｖｅｌ１６。整个ａｄ６６４４的采样电路如图３所示。由于采样电路的性能关系到最后的采样精度，所以在布线时，应保证从晶振到时钟输入脚距离尽量短，采样电路与其它数字电路尽量隔离。在整个采样电路下应大面积辅铜接地，以降低可能受
随着高速ａ／ｄ转换技术和ｄｓｐ技术的发展，中频数字处理技术亦得到发展。中频数字处理技术是提高现代通信接收机性能的重要技术之一。作为中频数字处理的核心器件，早期的ａ／ｄ转换器由于速度和精度的限制，难以满足中频数字接收机高速数字化的要求。本文将以基于软件无线电技术的差分跳频电台中频数字接收机为例，给出一种基于新型ａｄｃ器件－ａｄ６６４４的中频数字处理模块的设计方案。
１系统总体结构设计
本方案的中频数字接收系统结构如图１所示。因差分跳频系统是一种异步跳频系统，省去了同步电路，结构得以简化。该系统主要由射频前端、中频预处理和中频数字处理三部分组成。系统主要功能为：工作在短波频段（２～３０ｍｈｚ），对跳频速率为５０００跳／ｓ、带宽为２．５６ｍｈｚ的信号进行不低于１２ｂｉｔ的采样，以合适的数据率送入ｄｓｐ，然后由ｄｓｐ完成各种算法处理。
射频信号先经过２～３０ｍｈｚ的前置滤波放大电路放大。为了有效抑制组合频率干扰和副波道干扰，本系统的中频预处理部分采用高中频方案３。信号经滤波放大后，再经二次下变频得到５．１２ｍｈｚ的低中频信号。该信号经带通滤波放大电路后，进入ａ／ｄ采样。为了保证不发生频谱混叠，设计ａｄｃ的采样速率为８倍于信号带宽，即２０．４８ｍｈｚ。关于二中频选择及采样速率的确定，请参见参考文献３，这里不再赘述。采样后的数据率达到１４ｂｉｔ×２０．４８ｍｈｚ＝２８６．７２ｍｂｉｔ／ｓ，经ｆｉｆｏ缓冲后，送入ｄｓｐ进行正交变换、ｆｆｔ、频点识别和解跳、信道译码等处理。下面着重就中频数字处理模块的硬件实现进行详细说明。
２中频数字处理模块硬件电路设计
由图１可以看出，中频数字处理模块的主要功能是对５．１２ｍｈｚ中频的带通信号进行ａ／ｄ转换，将采样数据经缓冲送入ｄｓｐ进行处理。硬件设计主要包括ａｄｃ、ｆｉｆｏ、ｄｓｐ三种器件的使用以及它们之间的两个接口，下面分别介绍。
2.1 ａｄｃ器件
ａｄｃ的采样率要求２０．４８ｍｈｚ。对于２～３０ｍｈｚ的ｈｆ信号，在该采样速率下，要求ａｄｃ器件的动态范围达到６０～９０ｄｂ。美国ａｄ公司的ａｄ６６４４是理想的选择。
ａｄ６６４４是一种具有１４位精度、最高采样率为６５ｍｓｐｓ的ａ／ｄ转换器。主要特性有：多音无杂散动态范围（ｓｆｄｒ）达到１００ｄｂ，典型ｓｎｒ为７４ｄｂ，功率耗散为１．３ｗ，数字采样输出为２的补码格式，并且有数据输出指示信号ｄｒｙ。
ａｄ６６４４片上提供了采样保持电路和基准电位，使其能成为一个完整的ａ／ｄ转换解决方案。ａｄ６６４４的转换灵敏度达到１３４μｖ，在奈奎斯特带宽上获得了１００ｄｂ的ｓｆｄｒ，大大增强了当其输入端存在杂散分量时从中检测出有用小信号的能力，这种突破性的改进放宽了多模数字接收机（软件无线电）的性能瓶颈。ａｄ６６４４内部采用三级子区式转换结构，既保证了精度又降低了功耗。其内部结构框图如图２所示。
2.1.1 采样电路
ａｄ６６４４的采样时钟要求质量高且相位噪声低，如果时钟信号抖动较大，信噪比容易恶化，很难保证１４位的精度。为了优化性能，ａｄ６６４４的采样时钟信号采用差分形式。时钟信号可通过一个变压器或电容交流耦合到ｅｎｃｏｄｅ和ｅｎｃｏｄｅ引脚，这两个引脚在片内被偏置，无需外加偏置电路。为了提高时钟信号的差分输入质量，本设计采用了ｍｏｔｏｒｏｌａ公司的低压差分接收芯片ｍｃ１００ｌｖｅｌ１６。整个ａｄ６６４４的采样电路如图３所示。由于采样电路的性能关系到最后的采样精度，所以在布线时，应保证从晶振到时钟输入脚距离尽量短，采样电路与其它数字电路尽量隔离。在整个采样电路下应大面积辅铜接地，以降低可能受
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