实用的布局规划和电源规划技术因采用平滑的后端设计流程而取得成功

一旦了解了设计规划策略涉及的各种复杂的折中，设计规划策略就成了常识。获得这种直观了解的一种方法就是领会优秀设计规划的一些经验法则。这些切实可行的经验法则来自于处理布局规划和电源规划问题的日常经验。熟练掌握设计规划可以帮助你预防费时的反复设计和芯片重复加工。对于具有分级设计流程的大型芯片来说，由于其更可能具有很长的模块间路径，而这些路径的延迟导致无法实现时序收敛，所以设计规划变得至关重要。任何复杂的芯片都需要进行电源规划，以预防由于IR压降和电迁移产生的问题。这些经验法则，既有基本的又有高级的，不一而足。它们对COT（客户自有加工工具）设计流程和由ASIC厂商处理实际后端设计的ASIC流程都有好处。图1说明了一个典型的设计规划流程。

图1, 设计规划随着RTL成熟的各个阶段相应地出现。早期布局规划和电源规划起到了帮助RTL发展的指导作用，反之亦然。

在生成布局规划图时，必须考虑工艺技术的一些基本特性。例如，典型的标准单元库将单元行定义为水平的，而各层的布线方向则遵循交替模式：第1金属层水平方向，第2金属层垂直方向，依次类推。在任何一层，都要避免违反该层次优选的布线方向的布线。在芯核和模块周围生成金属环时，设计师必须切记为连接引脚的布线预留空间。在将金属压入模块时，要小心避免在模块拐角处出现拥塞；要注意模块内部的封锁效应。

在安排模块时，设计师必须避免在顶层通道中产生四向交叉，T型交叉产生的拥塞要少得多。根据可能进行的单元上方布线有多少，这一经验法则对于为布线通道留出必要空间是至关重要的。使用飞线（Flylines）可以帮助确定优化的布局和方位（图2）。一旦安排好了模块，就可以安排模块层引脚。首先要确定适合安排引脚的层，再展开引脚以减少拥塞。要避免将引脚安排在布线连接受限制的拐角处，并要使用多个引脚层来减少拥塞。

切勿将单元安排在硬宏单元（hard macro）的周界以内。为了防止阻断到信号引脚的连接，要避免将单元安排在电源连接条下面，除非电源连接条在比第2金属层高的金属层上。要使用密度制约条件或布局封锁阵列来减少拥塞，这是因为这些策略有助于将单元分布到较大的区域，从而降低该区域的布线要求。最后，在安排顶层缓冲器时，切记要为电源连接线和接地连接线留出相应的区域。在布局后的时序收敛优化过程中，可能需要一些用于安排缓冲器或中继器的区域，还需要给这些区域提供电源和接地。要避免生成任何增加拥塞的封锁。在任何物理设计工作中，了解目标工艺技术的要求是非常重要的。设计规则文件描述了许多需要考虑的工艺因素。例如，大多数工艺现在要求在一个称为“打孔”或“制成干酪形”的工序中在很大的金属区域插入各种孔。打孔可缓解由于热效应在金属层中引起的与应力相关的问题，但是却可能会改变金属层的载流特性。请在设计规则文件中查阅这一变量以及其它许多变量。

实用规划步骤
除了在生成布局规划图时必须记住的大量实用经验法则之外，还需要一个满足业务目标的原则。具体说，就是必须决定要优化的事项。通常的优化事项包括可重复性、时序、项目进度、功耗和裸芯尺寸。这一决定确定了为面积使用率设定的余量，并且会影响其它参数。例如，如果想要优化项目进度，那么一个显而易见的选择就是把面积使用率设定得低于为优化裸芯片尺寸时所设定的使用率。面积使用率下降就会使芯片尺寸加大，但通常可预防走线中的各种问题。

你也许还希望设定一种电源规划余量，而这种余量会在电源网中所用的金属层比避免直流电源负载产生的故障所需的金属层还多。这种策略会增加裸芯面积，但却可避免下游电源问题，进而加快进度。此外，可以在任何开放空间填充电源网金属层。半导体工艺要求一定百分比的金属层，所以你索性利用这些金属层来帮助避免电源问题。但是，应该确保额外的金属层不会使信号线靠得太近，从而避免增加电容量和功耗，并避免引起信号完整性问题。正如这些经验法则所暗示的，布局规划和电源规划是一个综合的过程。

如果你有任意逻辑分级元件的多个实例，就要考虑将这些项目分类，形成一个分级物理元件。要寻找RTL（寄存器传送级）设计表示法中可以归入分级功能块的逻辑模块。由于用同样尺寸的功能块进行布局规划更加方便，所以还应该将多个小模块归入一个更大的模块。应该尝试使用中型模块。一个划分为6到12个尺寸大致相当的模块的设计是一个合理的布局规划候选方案。根据封装设计，通常希望从外设的I/O开始布局规划。

设计师应该考虑设计中的所有非典型标准单元部件：内存、模拟电路、PLL、与倍速时钟配套的逻辑、需要不同电压的模块、超大模块以及非寻常的特殊设