电子科技大学 胡明武 丁庆生 向荣

ADC08D1000是NS(National Semiconductor，国家半导体)公司于2005年推出的双通道低功耗的高速8位A／D转换器，其最高单通道采样频率达1.3 GHz，全功率带宽(FPBW)为1.7 GHz，在500 MHz标准信号输入的情况下可以获得7.4位的有效采样位数。整个A／D转换器用单电源1.9 V供电，内带高质量参考源和高性能采样保持电路，每个通道均为差分输入，采样范围可选为650 mV或870 mV(峰-峰值)。在高速数／模转换系统中，有两大难点：一个是数／模转换器输出信号的完整性，另一个是输出信号的速度太高。这两个难点在ADC08D1000上都得到了比较好的解决。

为了提高数字输出信号的完整性，降低电源功耗，该A／D转换器采用了低电压差分传输(LVDS)技术来传送高速数／模转换器的输出信号，接收端电压的摆幅极小，仅有350 mV，这样就可以用更短的翻转时间，使传输信号的频率进一步提高。虽然电压摆幅很小，但由于是差分信号，只要电路走线得当，就可以极大地抑制共模噪声，得到比TTL／CMOS电平传输更好的抗干扰效果和更低的辐射噪声。

为了降低输出信号的速度，该A／D转换器采取了增加输出信号带宽，降低输出信号速度的做法。为了实现这种做法，在数／模转换器内部有一个2路分配器(DE-MUX)，将2个采样点的数据分配到2个8位总线上，然后每2个采样周期输出1次16位数据。由于采用了这种办法，数据传输率会降低一半，但每次接收的数据位数会增加1倍。以1 GHz的采样率为例，模／数转换器的输出不再是以1 GHz的速率输出8位数据，而是以500 MHz的速度输出16位的数据。此外，该A／D转换器还提供了双倍数据传输率(DDR)技术，可以利用时钟的上升及下降沿将数据送至输出端，这样可以进一步降低传输的时钟频率。在本系统设计中，对于与A／D转换器接口比较高端的FPGA，其LVDS接收器能够接收500 MHz的时钟频率，所以未采用DDR方式；对于一些低端的FPGA，最好采用DDR方式。

ADC08D1000结构框图如图1所示。

2 硬件电路设计

2.1 A／D转换器外围电路设计

A／D转换器的外围电路设计如图2所示。

该A／D转换器的模拟信号输入(包括采样时冲和2路采样信号)，最好采用差分输入而不是单端输入，这对最后的性能影响很大。如果被采样的信号经过前端的滤波和放大(限幅)电路，最后进入采集系统的是单端信号，这时可以将单端信号变成差分信号。为了将单端信号变成差分信号，设计中采用了BALUN(非平衡变压器，型号是ETC1-1-13)，如图3所示，其工作范围是4.5～3000MHz，传输比是1：1。电路如图4所示，5脚是BALUN输入，1脚是输出正端，3脚是输出负端，分别将差分信号接到A／D转换器对应的差分输入端。由于ADC08D1000的差分输入阻抗是100 ，所以在BALUN的差分输出上接了100 的电阻，将BALUN的输出阻抗转换为50 的差分阻抗。

该A／D转换器的控制接口有两种：一种是将相应的控制引脚接固定电平的简单控制，在这种模式下不能使用时钟双边沿送数；另一种是基于SPI口的复杂控制，可以在这种控制模式下使用该A／D转换器的所有功能。两种控制的接口电路都比较常见。值得一提的是，这块A／D转换器可以对其模拟接口的输入阻抗进行校正，使偏移误差、增益误差和线性误差被降至最低。方法是在REXT脚上串联一个3.3 k 的电阻到地，在校正时，REXT脚对地电阻的1／33将被用作输入阻抗，所以对这个电阻的精度要求很高，可以考虑用精度0.1％的精密电阻。(精度最好不要低于1％)。

2.2 与FPGA数据接口电路

A／D转换器的数据输出是用的34对LVDS线进行传输，其中有2个16位的数据通道、1个输出数据锁存时钟和1个溢出标志(这个溢出标志在2个通道的任何一个采集数据超出范围时有效。)

LVDS的部分