利用vhdl设计的测频模块逻辑结构如图13．4所示，其中有关的接口信号规定女口＾阝：

　　（1）tf（p2.7）：tf=0时等精度测频； tf=1时测脉宽。

　　（2）clr/trig（p2.6）：当tf＝0时系统全清零功能；当tf=1时clrtrig的上跳沿将启动cnt2，进行脉宽测试计数。

　　（3）endd（p2.4）：脉宽计数结束状态信号，endd=1计数结束。

　　（4）choice（p3.2）：白校/测频选择，choice=1测频；choice＝0自校。

　　（5）start（p2.5）：当tf＝0时，作为预置门闸，门宽可通过键盘由单片机控制，start＝1时预置门开；当tf＝1时，start有第二功能，此时，当start＝0时测负脉宽，当start=1时测正脉宽。利用此功能可分别获得脉宽和占空比数据。

　　（6）eend（p2.3）：等精度测频计数结束状态信号，eend=0时计数结束。

　　（7）sel［2..0］（p2.2，p2.1，p2.0）：计数值读出选通控制。当sel［2..0］="000"、"001"、"010"……"111"时，将cnt1、cnt2的计数值分8次，每次读出8位，并传送到单片机的po口。

　　图1 测频模块逻辑图

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