在配置fpga器件时的常见问题及其解决方法。

　　(1)当模式改变后，同时需要修改产生位流文件中的配置时钟的属性为cclk或jtagclock，否则无法配置。

　　(2)done状态脚始终为低解决方法：检查该引脚的负载是否太重，选择合适的上拉电阻。

　　(3)器件上电后有时能够配置成功，有时不成功解决方法：这种情况大部分是因为器件的复位未完成，就开始出现数据流。延长复位时间，即延长prog_b信号的低电平时间。电源检测正常后，该信号至少还需保持300 ms的低电平。spartan－3系列器件的内部配置电路如图1所示，该器件需要满足vccint至少达到1.0v,bank4的电源vcco_4至少达到1.0v,辅助电源vccaux至少达到2.0v，才能进入配置状态，可在prog_b引脚上分别接一个4.7kω电阻到电源和如图2所示。如果电源满足条件，10μf电容到地。

　　图1 spartan-3 系列器件的上电电路

　　图2 spartan-3系列器件启动配置的工作电源条件

　　(4)无法正常配置或发现加载过程中init_b信号被拉低

　　解决方法：检查配置时钟信号cclk或jtag时钟信号tck是否存在干扰信号或过冲。如果有干扰，判断干扰源并增加滤波措施；如果有过冲，说明该信号线阻抗不匹配(因传输线过长等原因造成)，需要增加匹配电阻。根据ibis模型分析，采用lvcmos25(10 ma)或lvttl(12 ma)接口标准，一般情况下，cclk的引线长度不要超过3～4英寸，可通过增加源端匹配(串联33ω～100ω电阻)来改变时钟信号的质量。cclk的布线很重要，最好不要开叉。如果一定要开叉，参考对应器件的手册查看最大允许的分支长度是多少。

　　如果器件的旁路电容设计不合理或数据线上有地线及弹(ground bounce)信号，也会造成配置失败。

　　(5)无法通过计算机并行口配置

　　解决方法：检查计算机并行口模式设置是否正确。如果计算机的并行口信号太差，存在干扰，则采用质量好的配置电缆(cable-iv)排除干扰。

　　(6)done脚已经变高，但器件仍然不工作

　　解决方法：如果确认设计无误，那么可能是器件的启动顺序设置不正确。参考配置流程，通过设计工具重新设置启动顺序。

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