１　引言

　　ｆｉｆｏ（ｆｉｒｓｔ　ｉｎ　ｆｉｒｓｔ　ｏｕｔ）是一种具有先进先出存储功能的部件，在高速数字系统当中通常用作数据缓存。在高速数据采集、传输和实时显示控制领域中，往往需要对大量数据进行快速存储和读取，而这种先进先出的结构特点很好地适应了这些要求，是传统ｒａｍ无法达到的。

　　许多系统都需要大容量ｆｉｆｏ作为缓存，但是由于成本和容量限制，常采用多个ｆｉｆｏ芯片级联扩展，这往往导致系统结构复杂，成本高。本文分别针对ｈｙｎｉｘ公司的两款ｓｒａｍ和ｄｒａｍ器件，介绍了使用ｃｐｌｄ进行接口连接和编程控制，来构成低成本、大容量、高速度ｆｉｆｏ的方法。该方法具有通用性，可以方便地移植到与其他ｒａｍ器件相连的应用中去。

　　２　基于ｓｒａｍ的设计与实现

　　２．１　ｓｒａｍ结构芯片ｈｙ６４ｕｄｌ６３２２ａ

　　静态随机存取存储器ｓｒａｍ（ｓｔａｔｉｃ　ｒａｎｄｏｍ　ａｃｃｅｓｓ　ｍｅｍｏｒｙ）是一种非常重要的易失性存储器，它的速度非常快，并且能在快速读取和刷新时保持数据完整性。本系统ｓｒａｍ器件采用ｈｙｎｉｘ公司的ｈｙ６４ｕｄｌ６３２２ａ。ｈｙ６４ｕｄｌ６３２２ａ是高速、超低功耗３２ｍｂｉｔ　ｓｒａｍ，内部具有２　０９７　１５２个１６　ｂｉｔ字容量。采用了ｃｍｏｓ制造工艺、ｔｔｌ电平接口以及三态输出，具有较大的输入电压和温度范围。同时ｈｙ６４ｕｄｌ６３２２ａ支持ｄｐｄ（ｄｅｅｐ　ｐｏｗｅｒ　ｄｏｗｎ）模式，保证其在待机模式下功耗进一步降低。

　　２．２　系统硬件设计

　　整个系统采用ｃｐｌｄ作为控制核心器件。ｃｐｌｄ选用ａｌｔｅｒａ公司的ｍａｘ７１２８ａｅｔｃｌ００－５。ｍａｘ７１２８基于ａｌｔｅｒａ公司第二代ｍａｘ乘积项结构，是采用ｃｍｏｓ　ｅｅｐｒｏｍ技术制造的ｅｐｌｄ，它集成了２　５００个可用门，１２８个宏单元以及１００个ｉ／０引脚。

　　图１是ｈｙ６４ｕｄｌ６３２２ａ内部结构以及与ｃｐｌｄ接口设计的系统连接图。可以看出，ｈｙ６４ｕｄｌ６３２２ａ由地址译码、逻辑控制模块以及大容量存储阵列组成。ｃｐｌｄ接收到ｆｉｆｏ控制信号，按照该ｓｒａｍ读写时序要求完成相应的读写操作，再通过所构造ｆｉｆｏ的数据输入输出和状态控制接口返回。

　　２．３　指针算法程序设计

　　系统采用ｃｐｌｄ作为总控制器件。根据ｆｉｆｏ的特点，需要将ｓｒａｍ按地址存储用程序控制成先进先出的结构。这里采用指针算法来实现这种结构设计：设置两个指针变量ｓｔａｒｔｐｏｓ和ｅｎｄｐｏｓ，分别作为进入数据头尾指针。当有新数据写入时，数据从上一次存储最后位置的下一个位置开始存放，存入一个数据，ｅｎｄｐｏｓ就自动加１，保持与最后数据位置同步。当ｅｎｄｐｏｓ超过整个ｒａｍ的最大容量（ｒａｍ＿ｓｉｚｅ）时，就需要循环返回，从０ｘ０００位置存放，一直到ｅｎｄｐｏｓ与ｓｔａｒｔｐｏｓ重合，这时可以认为ｒａｍ已经存满。同理，读出数据时，起始位置ｓｔａｒｔｐｏｓ自动加１。当ｓｔａｒｔｐｏｓ超过整个ｒａｍ的最大容量时，就从０ｘ０００位置读取，一直到ｓｔａｒｔｐｏｓ与ｅｎｄｐｏｓ重合，这时可以认为ｒａｍ已经读空。在这两个过程当中，ｃｐｌｄ需要对地址线进行控制，不难发现，写数据的时候ａｄｄｒｅｓｓ与ｅｎｄｐｏｓ一致，读数据的时候ａｄｄｒｅｓｓ与ｓｔａｒｔｐｏｓ一致。图２是整个系统写和读时序控制的流程图。

　　２．４　时序控制

　　写入数据的时候，ｃｐｌｄ需要模拟ｆｉｆｏ基本的写操作时序：ｃｐｌｄ接收到ｎｗｅｎ（写使能，低有效）和ｗｃｌｋ（写时钟，上升沿有效），即当ｎｗｅｎ为低，ｗｃｌｋ为上升沿时，将当前ｉ／ｏ上的数据写入。在数据写入ｒａｍ的时候，ｃｐｌｄ应按照ｈｙ６４ｕｄｌ６３２２ａ的写时序来控制写操作。这里，ｃｐｌｄ首先按照上述流程计算出当前数据应存放的地址，然后控制ｎｗｅ信号，ｎｗｅ为低时，数据自动写入ｒａｍ。然后再写下一位数据。整个写时序如图３所示。

　　同理，ｃｐｕｄ接收到ｎｒｅｎ（读使能，低有效）和ｒｌｃｋ（读时钟，上升沿有效）时，将最先写入的数据读出。这里，ｃｐｌｄ首先按照读数据流程计算出当前读出数据存放地址，然后控制ｎｏｅ信号（低电平有效），数据自动读出ｒａｍ。然后再进行下一位数据读

　　出操作。

　　可以看出，影响所构建ｆｉｆｏ读写速度的关键因素是ｔｗｃ，该参数也是决定ｈｙ６４ｕｄｌ６３２２ａ速度的主要因素，因此，所构建ｆｉ－ｆ０的理论