随着工艺技术朝着90纳米以下转移，为了确保硅片的一次成功和可接受的量产良品率，对模型，工具和设计流程都提出了与以往明显不同的要求。为了充分考虑在制造过程中影响良品率的因素，如化学金属处理(cmp)、次波长光刻效应以及工艺变化敏感度，必须建立新的器件和互连模型，并进一步细化现有的器件和互连模型，以便对现有的设计方法进行扩充，创建更为精确的参数提取方法。

因为制造工艺效应对硅片电学性能的影响越来越大，所以在ic开发的早期阶段，设计者就需要对可制造性设计(dfm)技术的应用给予更多的关注。半导体厂商已经意识到如果在产品前端开发时没有充分考虑到制造工艺效果，那么就会导致后端硅片生产失败，即便在最好的情况下，也会导致硅片无法充分利用先进的制造工艺。

为了应对与制造过程相关的新问题，需要从最根本的设计层面进行调整。比如，在应用纳米技术之前，传统的单元式设计方法是在库的基础上成功搭建的，这些库只具有为数不多的不同的process corner的特征。而在纳米节点，工艺变化和电学效应会同时影响芯片的性能，这样一来，通过传统方法创建的设计方案在就不再胜任，因为传统的建模技术和分析方法没有考虑到这些效应，因而会降低设计者预测硅片性能的能力。即使设计者采用了合理的时序和布线冗余，也不能确保硅片功能正常，甚至导致硅片设计失败。

为了应对新的纳米效应，ic设计者需要采用新的方法，以便通过功能增强的设计流程，工具和模型对现有设计能力进行扩展，从而确保设计者能够在纳米工艺中以可靠的方式预知硅片性能。

纳米效应

在更先进的工艺节点中，影响整体良品率的因素越来越多。实际上，与设计相关的问题对纳米级硅片良品率的影响已经越来越大，超过了工艺因素和新出现的光刻效应(图1)。

在纳米设计中，工程师所面临的漏电流更大，这样一来就增加了整体功耗。另外，在较精密的尺寸下使用较低的电源电压会导致较低的噪声容限，从而增加了设计对信号完整性(si)问题如串扰和耦合的敏感性。与此同时，在密布的互连中，更高的时钟频率也意味着信号的频率更高，寄生效应会增加，从而使信号完整性对电路时序和功能的影响加大。所以业界研究人员发现大部分量品率问题都与互连相关也就不足为怪了。

如果要通过设计来解决这些问题，会让问题变得更为复杂。比如说，为了解决时钟频率增加的问题，设计者要进一步严格设计参数，从而会增加设计周期。与此同时，硅片上高密度的功能布线增加了精确建模的难度，从而使模拟结果越来越严重偏离实际硅片性能。并且，在单位功能电路的面积不断缩小的情况下，设计者要处理的器件参数统计变化情况也越来越棘手，因为此时器件参数变化值和工艺标准偏差一般都会增加。

针对各种纳米效应的累计效果，半导体厂商们发现只有40%多一点的纳米设计能够按照预期进行操作，如果要获得与可接受的良品率和性能，那么60%多的设计都需要重新进行掩膜投片。现在有趋势表明：在小于90纳米的技术节点中，设计的成功率甚至更低(图2)。

在这种情况下，重新投片显著增加了生产成本，尤其是纳米节点中的成本。例如，一个生产130纳米器件的典型半导体公司要为设计付出1,000万美元或者更多，为掩膜支付75万美元到100万美元。而在90纳米节点中，单是掩膜成本就要增加25~50%。在这些直接成本增加的同时，鉴于上市时间推迟，取得利润的时间会减少。并且因为上市时间被推迟，在产品周期随日新月异的消费需求而缩短、市场空间亦不断受到挤压的情况下，产品销售量也会降低，从而使最终收入减少。

考虑到生产和设计环节之间已经越来越密不可分，毫无疑问，那些定位于硅片供应链上单一环节的单点式战略将不能有效地解决日益突出的可制造性设计问题。相反，我们应该采取更合适、更为全面的方法，使其涵盖ic开发各个阶段，其中的第一步就是ic设计本身。

设计的影响

纳米效应在很大程度上左右着ic开发，这些效应会影响到设计风格、设计尺寸、生产过程以及硅片良品率。随着市场需求的快速变化

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