版图绘制要根据一定的设计规则来进行，也就是说一定要通过drc（design rulechecker）检查。编辑好的版图通过了设计规则的检查后，有可能还有错误，这些错误不是由于违反了设计规则，而是可能与实际线路图不一致造成。版图中少连了一根铝线这样的小毛病对整个芯片来说都是致命的，所以编辑好的版图还要通过lvs（layout versusschematic）验证。同时，编辑好的版图通过寄生参数提取程序来提取出电路的寄生参数，电路仿真程序可以调用这个数据来进行后模拟。下面的框图可以更好的理解这个流程。

验证工具有很多，我们采用的是cadence 环境下集成的验证工具集diva。下面先对diva 作一个简单介绍。
diva 是cadence 软件中的验证工具集，用它可以找出并纠正设计中的错误：它除了可以处理物理版图和准备好的电气数据，从而进行版图和线路图的对查（lvs）外。还可以在设计的初期就进行版图检查，尽早发现错误并互动地把错误显示出来，有利于及时发现错误
所在，易于纠正。
diva 工具集包括以下部分：
1． 设计规则检查（idrc）
2． 版图寄生参数提取（ilpe）
3． 寄生电阻提取（ipre）
图 3-0-1 ic 后端工作流程4． 电气规则检查（ierc）
5． 版图与线路图比较程序（ilvs）
需要提到的是：diva 中各个组件之间是互相联系的，有时候一个组件的执行要依赖另一个组件先执行。例如：要执行lvs 就先要执行drc。在cadence 系统中，diva 集成在版图编辑程序virtuoso 和线路图编辑程序composer 中，在这两各环境中都可以激活diva。要
运行diva 前，还要准备好规则验证的文件。可以把这个文件放在任何目录下，这些规则文件的写法下面专门会进行说明，也会给出例子。这些文件有各自的默认名称，如：做drc时的文件应以divadrc.rul 命名，版图提取文件以divaext.rul 命名。做lvs 时规则文件应
以divalvs.rul 命名。