基于CMOS图像传感器中DPGA的电容阵列优化研究
发布时间:2008/6/3 0:00:00 访问次数:649
戴山小 姚素英 赵毅强
摘要:结合用于cmos图像传感器中的低噪声dpga 的性能特点,提出了一种优化电容阵列拓扑结构的方法,讨论了此种结构下由寄生电容引入的时钟馈通和电荷分配效应, 并给出了仿真结果和按照0.35μm cmos工艺进行流片的版图。测试结果表明,采用改进的电容阵列结构能把采样电容引入的噪声斜率从原来的0.15降低到0.01 。
关键词:cmos ;图像传感器;dpga ;电容优化
随着人们对便携式电子产品的需求逐渐增加,cmos图像传感器的应用越来越广泛。在cmos图像传感器芯片中,需要一个可以根据光强变化来处理不同亮暗信号的可编程增益放大器(dpga) ,它可以扩展整个系统的动态范围。通常,我们用开关电容放大器来实现控制增益的要求。但由于cmos 开关电容采样保持电路速度和精度的同时提高,给电路设计者带来了许多新的挑战。
由于整个系统高速高精度的要求, dpga 的步进增益精度是一个相当重要的性能指标,它不仅受全差分放大器开环增益大小的影响,还更大程度上依赖于开关电容阵列构成的闭环回路。目前,大多数dpga 或是通过同时改变反馈电容和采样电容达到控制增益的目的,或是通过仅改变反馈电容的大小而达到目的。但是,由于过于复杂的开关电容阵列严重影响了电路的工作速度,从而使系统的频响特性和建立时间不易达到最优值。此外,二进制权重的电容阵列实际上很难得到十分精确的增益步进 。
此外,在cmos开关电容电路中存在着许多噪声源,例如互连线耦合噪声、时钟馈通效应、电源/ 衬底耦合、电荷分配效应以及各种和制造工艺相关的噪声。其中,电荷分配效应和开关噪声将会引起增益的非线性化,从而使放大器的输出信号发生不同程度的失真。由于电荷分配效应和时钟馈通效应与输入信号有关,因此很难通过双采样自校准技术来消除它们对电路的影响。
1 dpga的系统结构
我们提出的具有流水线结构的高速dpga 的系统级示意图如图1 所示,放大倍数从6 ～21.875db 均匀地以1/8db 为步长进行变化。考虑到随着增益范围的扩大,总的采样电容值将会呈指数函数增长,这将严重影响dpga 的高频特性。可以将放大器拆分为首尾相连的三级:第一级是固定增益放大器,它对输入信号进行采样并放大2倍;第二级和第三级分别由7bit 数控的低三位和高四位控制,分别以1/8db 和1db 为步长进行增益步进。
图1 dpga 总体结构原理图
下面首先简要说明第二级的电路结构。如图2(a)所示,通过数字控制部分选择所需的放大倍数xi 增益就由采样电容xi c0和反馈电容c0之比确定下来。这样设计的好处是,反馈电容保持不变,反馈增益在电路的放大阶段是固定的,从而使带宽和建立时间不依赖于增益而变化。
我们注意到,dpga 的第三级由7bit 数控的高四位控制,也就是说第三级共需要16个采样电容,从而总采样电容将比前两级大许多,因此严重影响了dpga 的高频特性。这可以采取下面的方法使第三级的总采样电容值达到最小值。当高增益时,需要较大的采样电容,可以通过若干个较小的采样电容并联相加而得,这样可以更充分地利用所给的电容。
如图2 (b) 所示,当采样电容c0接vin , 其余采样电容接地时,放大器增益为x0 ;当c0 和c1 接vin ,其余采样电容接地时,放大器增益为x1,此时对应于四位数控的0001。此时只有c0和c1接入电路。电容c1的大小由下式决定:
同理,可以通过类似式(1) 的方法确定其余14个电容的大小。当第三级达到最大增益时, 开关s0、s1、. . . . . .s15 均接输入端, 使得电容c0 、c1 、. . . . . . 、c15 均接入电路,通过下式可计算出c15的大小:
图2 dpga采样阶段示意图
因为第三级的增益步进x = 1db≈1. 122 ,所以总采样电容为
如果第三级的电容阵列依然采用第二级的方法,可得:
显然,改进后电容阵列的总电容由42.5c0 降为5.632c0 ,大大节省了芯片面积,且使电路的工作速度有了显著提高,但是,由于控制电容阵列的数字开关时序变得较为复杂,所以这种改进是以增加电路复杂程度为代价的。
2 采样电容的优化
由于dpga采用的是采样电容阵列,在这种结构中一
关键词:cmos ;图像传感器;dpga ;电容优化
随着人们对便携式电子产品的需求逐渐增加,cmos图像传感器的应用越来越广泛。在cmos图像传感器芯片中,需要一个可以根据光强变化来处理不同亮暗信号的可编程增益放大器(dpga) ,它可以扩展整个系统的动态范围。通常,我们用开关电容放大器来实现控制增益的要求。但由于cmos 开关电容采样保持电路速度和精度的同时提高,给电路设计者带来了许多新的挑战。
由于整个系统高速高精度的要求, dpga 的步进增益精度是一个相当重要的性能指标,它不仅受全差分放大器开环增益大小的影响,还更大程度上依赖于开关电容阵列构成的闭环回路。目前,大多数dpga 或是通过同时改变反馈电容和采样电容达到控制增益的目的,或是通过仅改变反馈电容的大小而达到目的。但是,由于过于复杂的开关电容阵列严重影响了电路的工作速度,从而使系统的频响特性和建立时间不易达到最优值。此外,二进制权重的电容阵列实际上很难得到十分精确的增益步进 。
此外,在cmos开关电容电路中存在着许多噪声源,例如互连线耦合噪声、时钟馈通效应、电源/ 衬底耦合、电荷分配效应以及各种和制造工艺相关的噪声。其中,电荷分配效应和开关噪声将会引起增益的非线性化,从而使放大器的输出信号发生不同程度的失真。由于电荷分配效应和时钟馈通效应与输入信号有关,因此很难通过双采样自校准技术来消除它们对电路的影响。
1 dpga的系统结构
我们提出的具有流水线结构的高速dpga 的系统级示意图如图1 所示,放大倍数从6 ～21.875db 均匀地以1/8db 为步长进行变化。考虑到随着增益范围的扩大,总的采样电容值将会呈指数函数增长,这将严重影响dpga 的高频特性。可以将放大器拆分为首尾相连的三级:第一级是固定增益放大器,它对输入信号进行采样并放大2倍;第二级和第三级分别由7bit 数控的低三位和高四位控制,分别以1/8db 和1db 为步长进行增益步进。
图1 dpga 总体结构原理图
下面首先简要说明第二级的电路结构。如图2(a)所示,通过数字控制部分选择所需的放大倍数xi 增益就由采样电容xi c0和反馈电容c0之比确定下来。这样设计的好处是,反馈电容保持不变,反馈增益在电路的放大阶段是固定的,从而使带宽和建立时间不依赖于增益而变化。
我们注意到,dpga 的第三级由7bit 数控的高四位控制,也就是说第三级共需要16个采样电容,从而总采样电容将比前两级大许多,因此严重影响了dpga 的高频特性。这可以采取下面的方法使第三级的总采样电容值达到最小值。当高增益时,需要较大的采样电容,可以通过若干个较小的采样电容并联相加而得,这样可以更充分地利用所给的电容。
如图2 (b) 所示,当采样电容c0接vin , 其余采样电容接地时,放大器增益为x0 ;当c0 和c1 接vin ,其余采样电容接地时,放大器增益为x1,此时对应于四位数控的0001。此时只有c0和c1接入电路。电容c1的大小由下式决定:
同理,可以通过类似式(1) 的方法确定其余14个电容的大小。当第三级达到最大增益时, 开关s0、s1、. . . . . .s15 均接输入端, 使得电容c0 、c1 、. . . . . . 、c15 均接入电路,通过下式可计算出c15的大小:
图2 dpga采样阶段示意图
因为第三级的增益步进x = 1db≈1. 122 ,所以总采样电容为
如果第三级的电容阵列依然采用第二级的方法,可得:
显然,改进后电容阵列的总电容由42.5c0 降为5.632c0 ,大大节省了芯片面积,且使电路的工作速度有了显著提高,但是,由于控制电容阵列的数字开关时序变得较为复杂,所以这种改进是以增加电路复杂程度为代价的。
2 采样电容的优化
由于dpga采用的是采样电容阵列,在这种结构中一
戴山小 姚素英 赵毅强
摘要:结合用于cmos图像传感器中的低噪声dpga 的性能特点,提出了一种优化电容阵列拓扑结构的方法,讨论了此种结构下由寄生电容引入的时钟馈通和电荷分配效应, 并给出了仿真结果和按照0.35μm cmos工艺进行流片的版图。测试结果表明,采用改进的电容阵列结构能把采样电容引入的噪声斜率从原来的0.15降低到0.01 。
关键词:cmos ;图像传感器;dpga ;电容优化
随着人们对便携式电子产品的需求逐渐增加,cmos图像传感器的应用越来越广泛。在cmos图像传感器芯片中,需要一个可以根据光强变化来处理不同亮暗信号的可编程增益放大器(dpga) ,它可以扩展整个系统的动态范围。通常,我们用开关电容放大器来实现控制增益的要求。但由于cmos 开关电容采样保持电路速度和精度的同时提高,给电路设计者带来了许多新的挑战。
由于整个系统高速高精度的要求, dpga 的步进增益精度是一个相当重要的性能指标,它不仅受全差分放大器开环增益大小的影响,还更大程度上依赖于开关电容阵列构成的闭环回路。目前,大多数dpga 或是通过同时改变反馈电容和采样电容达到控制增益的目的,或是通过仅改变反馈电容的大小而达到目的。但是,由于过于复杂的开关电容阵列严重影响了电路的工作速度,从而使系统的频响特性和建立时间不易达到最优值。此外,二进制权重的电容阵列实际上很难得到十分精确的增益步进 。
此外,在cmos开关电容电路中存在着许多噪声源,例如互连线耦合噪声、时钟馈通效应、电源/ 衬底耦合、电荷分配效应以及各种和制造工艺相关的噪声。其中,电荷分配效应和开关噪声将会引起增益的非线性化,从而使放大器的输出信号发生不同程度的失真。由于电荷分配效应和时钟馈通效应与输入信号有关,因此很难通过双采样自校准技术来消除它们对电路的影响。
1 dpga的系统结构
我们提出的具有流水线结构的高速dpga 的系统级示意图如图1 所示,放大倍数从6 ～21.875db 均匀地以1/8db 为步长进行变化。考虑到随着增益范围的扩大,总的采样电容值将会呈指数函数增长,这将严重影响dpga 的高频特性。可以将放大器拆分为首尾相连的三级:第一级是固定增益放大器,它对输入信号进行采样并放大2倍;第二级和第三级分别由7bit 数控的低三位和高四位控制,分别以1/8db 和1db 为步长进行增益步进。
图1 dpga 总体结构原理图
下面首先简要说明第二级的电路结构。如图2(a)所示,通过数字控制部分选择所需的放大倍数xi 增益就由采样电容xi c0和反馈电容c0之比确定下来。这样设计的好处是,反馈电容保持不变,反馈增益在电路的放大阶段是固定的,从而使带宽和建立时间不依赖于增益而变化。
我们注意到,dpga 的第三级由7bit 数控的高四位控制,也就是说第三级共需要16个采样电容,从而总采样电容将比前两级大许多,因此严重影响了dpga 的高频特性。这可以采取下面的方法使第三级的总采样电容值达到最小值。当高增益时,需要较大的采样电容,可以通过若干个较小的采样电容并联相加而得,这样可以更充分地利用所给的电容。
如图2 (b) 所示,当采样电容c0接vin , 其余采样电容接地时,放大器增益为x0 ;当c0 和c1 接vin ,其余采样电容接地时,放大器增益为x1,此时对应于四位数控的0001。此时只有c0和c1接入电路。电容c1的大小由下式决定:
同理,可以通过类似式(1) 的方法确定其余14个电容的大小。当第三级达到最大增益时, 开关s0、s1、. . . . . .s15 均接输入端, 使得电容c0 、c1 、. . . . . . 、c15 均接入电路,通过下式可计算出c15的大小:
图2 dpga采样阶段示意图
因为第三级的增益步进x = 1db≈1. 122 ,所以总采样电容为
如果第三级的电容阵列依然采用第二级的方法,可得:
显然,改进后电容阵列的总电容由42.5c0 降为5.632c0 ,大大节省了芯片面积,且使电路的工作速度有了显著提高,但是,由于控制电容阵列的数字开关时序变得较为复杂,所以这种改进是以增加电路复杂程度为代价的。
2 采样电容的优化
由于dpga采用的是采样电容阵列,在这种结构中一
关键词:cmos ;图像传感器;dpga ;电容优化
随着人们对便携式电子产品的需求逐渐增加,cmos图像传感器的应用越来越广泛。在cmos图像传感器芯片中,需要一个可以根据光强变化来处理不同亮暗信号的可编程增益放大器(dpga) ,它可以扩展整个系统的动态范围。通常,我们用开关电容放大器来实现控制增益的要求。但由于cmos 开关电容采样保持电路速度和精度的同时提高,给电路设计者带来了许多新的挑战。
由于整个系统高速高精度的要求, dpga 的步进增益精度是一个相当重要的性能指标,它不仅受全差分放大器开环增益大小的影响,还更大程度上依赖于开关电容阵列构成的闭环回路。目前,大多数dpga 或是通过同时改变反馈电容和采样电容达到控制增益的目的,或是通过仅改变反馈电容的大小而达到目的。但是,由于过于复杂的开关电容阵列严重影响了电路的工作速度,从而使系统的频响特性和建立时间不易达到最优值。此外,二进制权重的电容阵列实际上很难得到十分精确的增益步进 。
此外,在cmos开关电容电路中存在着许多噪声源,例如互连线耦合噪声、时钟馈通效应、电源/ 衬底耦合、电荷分配效应以及各种和制造工艺相关的噪声。其中,电荷分配效应和开关噪声将会引起增益的非线性化,从而使放大器的输出信号发生不同程度的失真。由于电荷分配效应和时钟馈通效应与输入信号有关,因此很难通过双采样自校准技术来消除它们对电路的影响。
1 dpga的系统结构
我们提出的具有流水线结构的高速dpga 的系统级示意图如图1 所示,放大倍数从6 ～21.875db 均匀地以1/8db 为步长进行变化。考虑到随着增益范围的扩大,总的采样电容值将会呈指数函数增长,这将严重影响dpga 的高频特性。可以将放大器拆分为首尾相连的三级:第一级是固定增益放大器,它对输入信号进行采样并放大2倍;第二级和第三级分别由7bit 数控的低三位和高四位控制,分别以1/8db 和1db 为步长进行增益步进。
图1 dpga 总体结构原理图
下面首先简要说明第二级的电路结构。如图2(a)所示,通过数字控制部分选择所需的放大倍数xi 增益就由采样电容xi c0和反馈电容c0之比确定下来。这样设计的好处是,反馈电容保持不变,反馈增益在电路的放大阶段是固定的,从而使带宽和建立时间不依赖于增益而变化。
我们注意到,dpga 的第三级由7bit 数控的高四位控制,也就是说第三级共需要16个采样电容,从而总采样电容将比前两级大许多,因此严重影响了dpga 的高频特性。这可以采取下面的方法使第三级的总采样电容值达到最小值。当高增益时,需要较大的采样电容,可以通过若干个较小的采样电容并联相加而得,这样可以更充分地利用所给的电容。
如图2 (b) 所示,当采样电容c0接vin , 其余采样电容接地时,放大器增益为x0 ;当c0 和c1 接vin ,其余采样电容接地时,放大器增益为x1,此时对应于四位数控的0001。此时只有c0和c1接入电路。电容c1的大小由下式决定:
同理,可以通过类似式(1) 的方法确定其余14个电容的大小。当第三级达到最大增益时, 开关s0、s1、. . . . . .s15 均接输入端, 使得电容c0 、c1 、. . . . . . 、c15 均接入电路,通过下式可计算出c15的大小:
图2 dpga采样阶段示意图
因为第三级的增益步进x = 1db≈1. 122 ,所以总采样电容为
如果第三级的电容阵列依然采用第二级的方法,可得:
显然,改进后电容阵列的总电容由42.5c0 降为5.632c0 ,大大节省了芯片面积,且使电路的工作速度有了显著提高,但是,由于控制电容阵列的数字开关时序变得较为复杂,所以这种改进是以增加电路复杂程度为代价的。
2 采样电容的优化
由于dpga采用的是采样电容阵列,在这种结构中一
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