莱迪思半导体公司(lattice semiconductor)日前推出ispclock5308s(8输出)和ispclock5304s(4输出)芯片，使该公司在系统可编程、零延时、单端时钟缓冲器器件中的ispclock5300s系列得到了拓展。这些新的器件为先前发布的12输出的ispclock5312s器件提供了低成本的选择。所有这三款基于e2cmos的ispclock5300s器件系列是引脚兼容的，并且提供可编程时钟相偏、终端和接口标准的支持。

ispclock5300s器件支持四种工作配置，包括零延时缓冲器模式、混合型零延时和非零延时扇出模式、双扇出缓冲器模式以及带有输出分频器的扇出缓冲器模式。

“我们的ispclock5300s器件系列是一款针对任意基于微处理器系统的低成本时钟分配器件。”莱迪思公司市场副总裁stan kopec说道，“随着该系列的拓展，设计者能够利用ispclock的可编程相偏、终端和基于jtag的边界扫描测试功能的优点，甚至可用于仅需少量时钟网络的系统。”

ispclock5300s系列允许针对所需的功能单独地配置每个引脚，因而是一个简单的可编程解决方案，可以被定制以便满足每块电路板的设计要求。可编程接口类型、相偏、终端和回转率的特色进一步减小了设计工作量，缩小了电路板面积并且改善了电路板的制造能力及可靠性。设计者现在能够在ispclock5300s系列上满足他们所有的时钟分配需要，而不必采用来自不同供应商的不同时钟分配器件，因此库存变得更容易管理、成本进一步降低。

ispclock5300s器件采用三个5-位的片上输出计数器来产生3个来自同一参考时钟的时钟频率。输出时钟频率范围高达267mhz。无论板块和频率的情况如何，高性能的通用扇出缓冲器的最大引脚至引脚相偏为100ps，最大周期间(峰-峰)输出抖动小于70ps，周期抖动小于12ps(均方根)。每个时钟网络相对于参考输入的输出相偏可以被进一步地以156ps(超前或者滞后)为延时增量来进行控制，以次补偿电路板上时钟网络走线长度的差异。通用扇出缓冲器还在输出以不同的电压来支持多种流行的单端逻辑标准(lvcmos， lvttl， hstl， sstl)，其参考输入支持单端或者差分输入。输入终端和每个输出的输出阻抗可以单独地进行调节，以此匹配每条走线的阻抗，从而使得时钟网络具有很好的信号完整性。

ispclock5300s器件能够集成多种时钟分配芯片，诸如零延时缓冲器、扇出缓冲器及转换器，因此设计者得以方便地为其应用中的每个单独的输出引脚选择所需的特性。此外，参考时钟输入集成了必需的终端电阻，简化了与流行的单端和差分逻辑标准的接口，诸如多种电压的lvcmos、 lvttl、hstl、sstl、lvds、lvpecl、差分hstl和差分sstl接口标准。

通过补偿由于时钟走线长度的差异所引起的时序延时，时钟网络的布局变得简单了。通常，时钟网络的设计是有约束的，以便保持相同的时钟走线长度从而确保采用弯曲形状来提供额外时钟走线长度的时序完整性。因为ispclock5300s器件的输出可以用156ps的步长来精确地调整相偏，所以设计者能够更方便地对时钟走线进行布线，并且可以通过调整器件上每个输出的相偏，对时钟边沿的到达延时进行补偿。

通过错开时钟边沿减少了电路板的电磁干扰的产生。为了满足严格的电磁干扰标准，设计者一般采用扩频时钟，以此有意产生抖动来减少因多个器件的时钟边沿同步而产生的峰值功率发射。然而，时钟抖动的增加经常让人失望。ispclock5300s器件的精密输出相偏特性能让设计者以156ps的步长错开时钟边沿，使得时钟边沿在没有抖动的情况下扩展开来，诞生了一种降低电磁干扰产生的出色方法。

莱迪思基于pc的混合信号软件设计工具，pac-designer 4.6版，对所有ispclock5300s器件提供了全方位的支持。通过pc并行口，可以迅速地下载设计配置。一万片以上的ispclock5308s和ispclock5304s的初始定价分别为2.75美元和2.45美元。引脚兼容的48引脚tqfp封装的ispclock5300s系列中的所有三款型号即可获取，包括商业(0～+70℃)和工业(-40～+85℃)温度等级。pac-systemclk5312s评估套件可以使用该系列中所有这三款型号的器件。该套件可以从莱迪思授权的分销商或者从莱迪思网站上购买，售价为295美元。