基于片内WISHBONE总线的高速缓存一致性实现-技术资料-51电子网

摘要：基于ip可重用的设计方法，利用wishbone总线协议，把两个已成功开发出的具有自主知识产权的thump内核在一个芯片上，实现了片上多处理器fpga。开发重点是实现基于片内wishbone总线的高速缓存一致性协议。

关键词：wishbone总线片上多处理器高缓一致性 soc ip

清华大学嵌入式微处理器芯片设计为国家重点863项目，单芯片多处理器设计为项目的一个延伸。单芯片多处理器是提高处理器性能的有效途径，具有低耦合度、粗粒度并行性的主要特点。清华大学已成功开发出具有自主知识产权的mips 4kc架构的32位微处理器--thumpl07。该处理器具有内核性能高、面积小、功耗低的优点。使其经过裁减非常适合作为单芯片多处理器的内核。

本次单芯片多处理器的设计将两个thumpl07内核集成在一个芯片上，两个内核处于完全对等地位，实现进程级的粗粒度并行。由于已经具有可以利用的内核，开发的重点就集中在高速缓存(cache)一致性的实现上。芯片采用了基于内部总线写更新监听的高速缓存一致性协议，具有控制逻辑简单、可扩展性好的特点。内部总线采用适合片上系统通信、高可配置性的wishbone总线。使用该片上总线有效地解决了ip核可移植性、设计复用的问题[2l]。

1 wishbone总线

wishbone最先由silicore公司提出，现在被移交给opencores组织维护。由于其开放性，现在已有不少用户群体。特别是一些免费的ip核，大多数都采用wish-bone标准。该总线结构具有公用的接口规范方便结构化设计，有效地解决了ip核可移植性、设计复用的问题。

wishbon耳总线为半导体内核提供了可配置的互连方式，能够使各种内核互连起来形成片上系统；wish-bone总线具有很强的兼容性，提高了设计的可重用性；wishbone总线的接口独立于半导体技术，其互连方式既可以支持fpga设备，也可以支持asic设备；wishbone总线协议简单、易懂。

wishbone总线是一种主／从接口架构的总线技术，如果具有有效的仲裁机制，总线系统可以支持多个ne／从接口；wishbone总线的可配置性主要体现在支持点到点、共享总线、数据流、交叉开关型的互连方式；wishbone总线协议既包含了一种容易使用、可靠性高、易测试、所有总线事务都可以在一个时钟周期内协同的同步传输协议，也包含了标准时钟周期的异步传输协议；wishbone总线的同步传输协议可以工作在一个大范围的时钟频率上。这样wishbone总线接口既可以与内核时钟周期同步，也可与不同的目标设备同步，时序都非常简单。此外，wishbone总线还具有如下特点：

·简单、紧凑的硬件逻辑接口，需要更少的逻辑门；

·支持流行的单字读／写、块读／写、读-修改-写的总线协议；

·可调整的总线和操作数位宽；

·支持大端(big endian)和小端(1ittle endian)两种数据表示方法；

·握手协议能够控制数据传输速率；

·支持单周期数据传输；

·从接口的部分地址解码；

·根据系统需要，用户可自定义增加接口信号；

·系统包含多个master接口时，用户可以自定义总线仲裁方式与算法。

图2

2 实现方案

单芯片多处理器的每个内核都有分离的16kb指令高速缓存(1cache)和16kb数据高速缓存(dcache)；指令高速缓存和数据高速缓存都采用两路组相联的映射方式；每块都包含8个字；采用虚拟地址定位、物理地址比较的寻址方法；替换方式为lbu(最近最少使用替换)。

指令高速缓存不涉及一致性问题，不多做说明。数据高速缓存采用基于监听总线的写更新一致性协议dragonl[3]

协议状态说明见表1。

表1 协议状态

　状态

说明