PCI总线接口芯片PCI 9052及其应用

发布时间:2008/6/3 0:00:00 访问次数:612

pci总线即外围部件互连总线，是一种先进的高性能32/64位地址数据复用局部总线，可同时支持多组外围设备，并且不受制于处理器，为中央处理器与高速外围设备提供一座沟通的桥梁，提高数据吞吐量(32位时最大可达132mb/s)，是当今pc领域中流行的总线。但由于pci总线协议的复杂性，其接口的实现比isa等总线要困难得多。目前实现pci接口一般采用专用器件，有效方案分为两种：使用可编程逻辑器件和使用专用总线接口器件。

采用可编程逻辑器件实现pci接口比较灵活，可以利用的器件也比较多，但这种方法难度较大，设计周期较长。采用专用接口器件虽然不够灵活，但由于其对pci协议良好的支持，以及提供给设计者的良好接口都大大减少了设计者的工作量。现有的pci接口芯片主要有amcc公司的amccs59xx系列和plx公司的pci905x系列。本文将对plx公司的pci9052总线接口芯片的功能、结构、特点及其在pci板卡设计中的应用进行介绍。

pci9052简介

pci9052是plx公司继pci9050之后推出的低成本pci总线接口芯片,低功耗，pqfp160pins封装，可以使局部总线快速转换到pci总线上。

1.主要特点：

(1)符合pci2.1规范，支持低成本从属适配器；(2)包括一个64byte的写fifo和一个32byte的读fifo，通过读写fifos，可实现高性能的突发式数据传输；(3)isa模式支持pci总线到isa总线的单周期存储器(8位或16位)读写和i/o访问；(4)支持两个来自局部总线的中断，可生成一个pci中断，利用软件写内部寄存器位也可以达到同样的目的；(5)pci9052的局部总线与pci总线的时钟相互独立运行，局部总线的时钟频率范围为0～40mhz，ttl电平，pci的时钟频率范围为0～33mhz。两种总线的异步运行方便了高低速设备的兼容；(6)可编程的局部总线配置，支持复用或非复用模式的8、16或32位的局部总线；(7)串行eeprom提供pci总线和局部总线的部分重要配置信息；(8)4个局部设备片选信号，各设备的基址和地址范围及其映射可由串行eeprom或主机编程实现；(9)5个局部地址空间，基址和地址范围及其映射可由串行eeprom或主机编程实现；(10)支持big/littleendian编码字节的转换；(11)局部总线等待状态，除了用于握手的等待信号lrdyi#外，pci9052还有一个内部等待产生器(包括地址到数据周期、数据到数据周期和数据到地址周期的等待)；(12)可编程实现读写信号选通的延迟和写周期的保持；(13)可对局部总线的预取计数器编程为0(非预取)、4、8、16或连续(预取计数器关闭)预取模式；(14)pci9052支持pcir2.1规范的延迟读模式；(15)pci9052有一个可编程pci读写重试延迟计时器，可以为pci总线产生一个重试信号；(16)pci锁定机制，pci主控设备可以通过锁定信号独占对pci9052的访问

2.结构组成

如图1所示，pci9052的接口是由pci总线接口、局部总线接口和串行总线接口组成。

3.器件功能

pci9052作为总线目标接口芯片，为非pci设备与pci总线提供数据通道，其功能如下：

复位及串行eeprom初始化

(1)复位及初始化

上电时，pci9052的内部寄存器由pci总线的rst#信号复位，在局部总线上输出lreset#信号，除了blcko、eecs、eedi、eesk、lholda和局部数据总线(lad[31：0])，所有输出的局部总线呈高阻态，线检验串行eeprom。如果安装了eeprom且前48位不全为1，则pci9052用eeprom中的值来配置片内寄存器，否则使用缺省值。

pci总线上的主控设备也可以应用软件通过置cntrl[30]=1，使pci9052的寄存器复位，但是主设备只能访问配置寄存器，而不能访问局部总线。当cntrl[30]=0时，清除pci9052的复位状态。

(2)串行eeprom

复位后，start为0表示eeprom存在，pci9052用它进行配置，如start为1(eeprom不存在)或eeprom为空，pci9052采用缺省值配置。

pci9052总线上的主机可以对串行eeprom进行读写，寄存器位cntrl[29：24]控制着pci9052的管脚，对eeprom的位进行读写。将重载配置寄存器位cntrl[29]置1可以用串行eeprom重新配置pci9052。

串行eeprom是按重要性顺序先后配置信息的，推荐使用有三线串行接口，5v电源，支持1mhz时钟的eeprom，1mhz时钟可以由pci时钟除以32实现。

(3)内部寄存器

pci90