摘 要：本文给出了基于altera dsp builder平台下vga接口的系统级设计方法。该接口模块可利用niosⅱ进行灵活地控制和配置。文中在cycloneⅱ dsp平台上实现了该设计并验证了设计的有效性。
关键词：vga;dsp builder;sopc;行频;场频

　　引言

　　随着电子技术的发展，vga(视频图形阵列)接口出现在很多嵌入式平台上，用于图像信息的实时显示等。在某些情况下，设计者希望通过普通的显示器或投影仪观测fpga内部的一些矢量信号，即把带vga接口的显示器当作示波器使用等，这就需要对数据进行处理，使之能够在显示器上实时显示。

　　本文基于dsp builder的vga接口设计方法，对vga接口时序和系统设计需求进行了介绍，并在硬件平台下实现一维与二维信号的显示。

　　vga接口标准

　　vga显像原理

　　显示器通过光栅扫描的方式，电子束在显示屏幕上有规律地从左到右、从上到下扫描。在扫描过程中，受行同步信号控制，逐点往右扫，完成一行扫描的时间倒数为行频;同时又在行同步脉冲期内回到屏幕的左端，从上往下形成一帧，在垂直方向上受场同步信号控制，完成一帧的时间倒数为场频。图像的显示过程即为在电子束扫描过程中，将地址与图像的像素依次对应，每一个被寻址的像素只获得其自身的控制信息，而与周围的像素不发生干扰，从而可以显示稳定的图像。

　　vga接口是显示卡上输出模拟信号的接口，也叫d-sub接口。这种接口上面共有15个针孔，分成3排，每排5个，通过模拟vga接口显示图像的工作原理，将计算机内部以数字方式生成的显示图像信息，通过显卡中的adc转变为r、g、b三基色信号和行、场同步信号，通过电缆传输到显示设备中。

　　vga时序

　　vga的时序包括水平时序和垂直时序，且两者都包含的时序参数有：水平(垂直)同步脉冲、水平(垂直)同步脉冲结束到有效显示数据区开始之间的宽度(后沿)、有效显示区宽度、有效数据显示区结束到水平(垂直)同步脉冲宽度开始之间的宽度(前沿)。水平有效显示区宽度与垂直有效显示区宽度逻辑与的区域为可视区域，其他区域为消隐区。

　　一行或一场的时序信息如图1所示。

图1 行/场时序图

　　根据目前的显示器性能参数，以lg 505e为例，其最大分辨率已可达到1024×768@60hz，水平扫描频率30khz~54khz ，垂直扫描频率50hz~120hz，带宽75mhz。

　　基于dsp builder的vga接口设计方法

　　本设计需要完成的功能包括产生vga时序以及基于vga接口的信号显示。设计符合vga接口标准的接口系统，在该系统下可显示一维矢量信号与二维图像信号，并体现系统的可集成性，将该接口集成到sopc系统中。

　　系统时钟确定

　　根据系统时钟计算公式：

　　时钟频率=(行像素数+行消隐点数)×(一场行数+消隐行数)×刷新率。

　　对于标准的vga接口时序640×480@60hz而言，时钟频率为800×525×60=25.175mhz。

　　在本设计中我们采用1024×768@60hz的xga显示方式，因此系统的时钟频率pixelclk=1344×806×60=64.99mhz。

　　状态机设计

　　由vga时序可设计有限状态机来完成时序信号，以本设计1024×768@60hz为例，对于行同步信号设计四个状态，即行同步脉冲信号区(horsync)、后沿区(backporch)、数据区(video)以及前沿区(frontporch)。用计数器hcnt的值来区分各阶段信号，最大记数值为1344。场同步信号也设计成如上四个状态，当完成一行的扫描后场计数器vcnt开始计数，因此一场可以有多行。

　　vga dac芯片及相应信号的生成

　　一般的vga dac芯片需要输入相应的驱动信号才能工作，包括时钟信号、同步信号、有效显示区信号等。系统所用dac芯片为fms3818，其信号包括时钟与数据信号(rgb)输入、控制信号输入(sync与blankn)以及rgb信号da输出。行同步与场同步信号与经vga dac产生的rgb数据信号一并输出到vga接口，驱动crt显示。在本设计中时钟信号65mhz、同步信号为horsync与versync相与产生，有效显示区信号为行与场的有效数据区信号相与产生。

　　一维矢量信号显示方式

　　在二维的空间中显示一维矢量信号，常规显示方法可以是将一维信号从左至右显示，如图2(a)所示，就如在普通的示波器上观察到的一样。这样，在vga显示时，一行扫过多个采样点，需把要显示的采样点位置计算出来，当行信号扫过时，把采样点的值赋给像素点，就完成了信号的显示。而对于连续的一维信号，因为行频比场频高，图2(b)的显示方法更加合理。为此，将一维信号的时间轴映射到垂直方向