使用FPGA和IP Core实现定制缓冲管理(图)

在通信网络系统中，流量管理的核心是缓存管理、队列管理和调度程序。本文结合使用FPGA及IP Core阐述缓存管理的结构、工作原理及设计方法

目前硬件高速转发技术的趋势是将整个转发分成两个部分：PE(Protocol Engine，协议引擎)和TM(Traffic Management，流量管理)。其中PE完成协议处理，TM负责完成队列调度、缓存管理、流量整形、QOS等功能，TM与转发协议无关。

随着通信协议的发展及多样化，协议处理部分PE在硬件转发实现方面，普遍采用现有的商用芯片NP(NETWORK PROCESSOR，网络处理器)来完成，流量管理部分需要根据系统的需要进行定制或采用商用芯片来完成。在很多情况下NP芯片、TM芯片、交换网芯片无法选用同一家厂商的芯片，这时定制TM成为了成本最低、系统最优化的方案，一般采用FPGA来实现，TM的常规结构如图1所示。

图1 TM的常规结构图

目前主流的TM接口均为SPI4-P2接口形式，SPI4-P2接口信号速率高，TCCS(Channel-to-channel skew，数据通道的抖动，包含时钟的抖动)难以控制，在常规情况下很难做到很高的速率。SPI4-P2接口为达到高速率同时避免TCCS问题在很多情况下都对接收端提出了DPA(动态相位调整)的要求。对于SPI4-P2接口形式可直接采用ALTERA公司的IP Core实现。Altera的主流FPGA均实现了硬件DPA功能，以Stratix II器件为例，在使能DPA的情况下使用SPI4-P2 IP Core可实现16Gb/s的接口数据速率。

SEG模块为数据切分块，根据交换网的数据结构要求，在上交换网的方向上负责把IP包或数据包切分为固定大小的数据块，方便后期的存储调度以及交换网的操作处理，SEG模块可配合使用SPI4-P2 IP Core来实现。与SEG模块对应的是RSM模块，RSM模块将从交换网下来的数据块重新组合成完整的IP包或数据包。

BM(Buffer Management)模块为缓冲管理模块，管理TM的缓冲单元，完成DRAM的存取操作。外部DRAM的控制部分可使用使用DDR SDRAM IP Core实现。

QM模块为队列管理模块，负责完成端口的数据队列管理功能，接收BM模块读写DRAM时的数据入