作者：北京化工天学信息学院 刘凤新，苏凡

    摘要：adl871是analogdevices公司生产的105db、96khz高性能立体声24位∑-δa/d转换器。 由于是串行输出，故当其被用于高速数据采集时，如果直接乖微型计算机(mcu)相连，采样速率会大大降低。为此，用现场可编程门阵列(fpga)设计了adl871和mcu之间的接口，解决了这一问题。给出用vhdl语言设计的接口电路和程序并进行了仿真。

    关键词：数据采集；ad1871；vhdl；现场可编程门阵列；设计

    1 引言

    科学技术的发展对数据采集系统的采样速率、分辨率、精度、接口及抗干扰能力等提出越来越高的要求。adl871是目前市场上动态范围、采样速率和采样精度等指标都很突出数据的一款24位adc，它的推出为设计高速、高精度数据采集系统提供了一种较好的解决方案。由于其输出为串行输出，当其和mcu直接相连时，会使采样系统的采样速率大大降低。

    如果mcu的i/o端口的实际最高速率是1mhz(单片机的速率通常是这个数量级)，那么i/o端13传输1bit的最短时间间隔为1μs，当adl871输出2路各24bit时，需要实际串行输出64bit，故采样速率下降为1mhz/64=15.625khz，这个速率远远低于adl871的96khz，另外，单片机把64位串行数据再处理为2个24位的并行数据时，速度会进一步降低。

    为此，笔者采用现场可编程门阵列(fpga)设计了adl871和mcu之间的接口，由fpga完成对adl871的控制，并将其输出的串行数据在fpga的内部变为并行数据，并行后的数据以8位或12位为一组发给mcu。由于fpga的实际传输速率可以满足和adl871的传输速率要求，故上述“瓶颈”得以解决。

    2 接口设计

    2．1 时钟设计

    图1示出a/d转换器的输入时钟设计，md转换器工作在从模式下时，需要外部提供rlclk和bclk。在主时钟mclk的输入下，通过对mclk 4分频得到bclk的信号，用来作为位数据提取的信号。rlclk是通过对bclk的32分频得到的，用来区分左右通道的数据，同时输出en信号作为后续处理的同步信号。

    2．2 接口设计

    在图2中，输入为mclk(主时钟)、reset(启动信号)和shiftin(a/d输出数据)，输出为rl(左右帧信号)、bclk(a/d数据位时钟)，txt(并行数据读取控制)和shiftout(并行数据输出)。通过时钟控制输出bclk和rlclk到ad1871，ad1871传出数据shiftin进入shift模块，shift模块在正确的位时钟下读取shiftin的输入数据，并进行串，并转换，之后输出8位或12位的数据。同时输出txt并行数据读取控制。

    2．3 shift模块程序

    emity shifill is

    port(bclk：in std_logic；一输入的bclk位信号

    cr ：in std_logic；--输入的使能信号

    shiftin：in std_logic：--ad输入的串行信号

    rlen：in std_logic；--输入的rlclk使能，帧对准信号

    txts：out std_logic；--8位的组信号输出控制信号

    sddddd：out std_logic_vector (7downto 0)； --8位并行信号输出)；

    end shift11：

    architecture behavioral of shift11 is

    signal tempdate：std_logic_vec—tor(8 downto 0)；

    signal tempo11：std_logic_vector(7downto 0)：=“00000000”；

    signal q：integer range 0 t0 7；

    一并行信号计数8位产生一个脉冲；

    signal q4：integer range 0 to 3；

    --有用信号选择，选择32位中的24位；

    笔者用maxplus ii对以上设计进行