来源：电子技术应用 作者：李学华 李秀梅 陈 勇 陆 坤

    摘要：介绍了块体dma高速数据采集电路原理及其cpld实现。用cpld设计双端口ram缓存、控制译码、时序逻辑电路，很好地解决了电路元件所占体积大、电路复杂、不能实现在线升级等问题，大大提高了系统的整体性能。

    关键词：换体dma cpld 双端口ram 在线升级

    在许多仪器和控制系统中，高速数据采集电路是必不可少的，也是经常需要解决的问题。数据采集电路设计方法很多，但往往离不开a/d转换电路、数据缓存电路、控制逻辑电路、地址发生器、址译码电路等。而数据缓存、控制逻辑、地址译码等电路通常是由ram芯片、与非门、触发器、缓冲/驱动器等构成，导致数据采集电路复杂、芯片繁多，特别是硬件的固定使得采集系统在线升级几乎不可能。很多情况下只有重新设计电路和印刷板，重新焊接和调试，造成开发周期长、成本大大增高。复杂可编程逻辑器件cpld的应用，为这些问题的解决提供了一种好的办法。利用cpld芯片本身集成的上万个逻辑门和eab，把数据采集电路中的数据缓存、地址发生器、控制译码等电路全部集成进一片cpld芯片中，大大减小了系统的体积，降低了成本，提高了可靠性。同时，cpld可由软件实现逻辑重构，而且可实现在系统中编程（isp）以及有众多功能强大的eda软件的支持，使得系统具有升级容易、开发周期短等优点。在数据采集有电路中，采用换体dma技术不但大大地提高了数据采集的速度，而且弥补了数据采集中可能丢失数据的缺陷。

    1 换体dma数据采集电路原理

    系统原理框图如图1所示。在时序电路的控制下，模拟输入开关将多达16路（单端输入）或8路（差分输入）的模拟输入信号经多路开关送至放大器的输入端，放大后由内含采样/保持电路的模数转换器ad774b转换成数字量，转换完的数字量经时序电路的控制写入两个存储体的一个（例如存储体0）中。每个存储体有4kb的容量，但实际使用中存储容量可设定为小于4kb。当计数到设定的存储空量后，控制电路产生换体信号，后续的a/d转换数据自动地存入另一个存储体（存储体1）。同时控制电路向主机发出dma请求信号，主机响应请求后在时序电路配合下，从已存储规定数据的存储体（存储体0）中读入所存的数据。这样存储体0和存储体1交替存取，直到规定的换体次数计完为止。

    数据采集电路中，时序控制电路、地址发生器、多路控制驱动器等芯片众多，占用了大部分体积，逻辑时序复杂。用cpld实现这些电路则显得简单明了，如图2所示。图2中地址发生器、双端口ram、时序控制等电路都可以用hdl语言或原理图，或是两者结合来实现，使电路开发简单、灵活、方便。

    2 采用cpld实现换体dma

    cpld的开发必须经过前期的逻辑设计、前仿真、后仿真、目标代码下载及在调试等过程，该设计过程是借助altera公司的eda软件maxplus ii 10.1来实现的。maxplus ii支持原理图输入、hdl语言输入、设计波形输入等。本设计则是将原理图和hdl语言输入相结合，这样既可以加快开发速度，又不失灵活性。本电路设计所用的cpld芯片一flex10k30e。它是altera公司1995年把eab与逻辑阵列块相结合的产品，增加了许多flex10ka、b系列没有的新特点；flex10k30e内有30000个逻辑门，247576个ram位，支持3.3v、5v多种电源，速度等级高。

    2.1 数据缓存——双端口ram

    双端口ram的核心是存储器阵列，它的读与写相互独立，有各自的时钟线、地址总线、数据总线和使能端。在数据采集时，数据进入存储器进行缓存，同时cpu可以从缓存中取出数据读进计算机内存。在传统的双ram换体方案中要实现换体，存储器芯片必须使用偶数片来交互存储；当a/d数据位数超过8位时，需要另加芯片来存储高于8位的数据。在cpld中设计双端口ram模块不但实现了双ram换体功能，而且使缓存ram的数据位数、存储量大小可以根据需要任意配置。