流水线ADC

发布时间:2008/5/28 0:00:00 访问次数:1207

低采样速率adc仍然采用逐次逼近（sar）、积分型结构以及最近推出的过采样σδadc，而高采样速率（几百msps以上）大多用闪速adc及其各种变型电路。然而，最近几年各种各样的流水线adc已经在速度、分辨率、动态性能和功耗方面有了很大的提高。对于几msps到100msps的8位高速和16位低速模数转换器（adc），流水线已经成为最流行的模数转换器结构，它可以涵盖很广的应用范围，包括ccd成像、超声成像、数字接收、基站、数字视频（如hdtv）、xdsl、线缆调制解调器以及快速以太网。本文介绍了流水线adc的内部结构和工作原理。

一、流水线adc结构

　　图1为12位流水线adc的结构图。输入vin首先被采样/保持（s&h）电路所采样，同时第一级的闪速adc把它量化为3位，此3位输出送给一3位的dac（具有12位精度），输入信号减去此dac的输出，放大4倍送给下一级（第二级），继续重复上述过程，每级提供3位，直到最后一级4位闪速adc。对应某一次采样，由于每级在不同的时间得到变换结果，因此在进行数字误差校正前用移位寄存器对各级的结果先按时间对准。注意只要某一级完成了某一采样的变换，得到结果并把差值送给下一级，它就可以处理下一个采样。因此流水线操作提高了处理能力。

1. 延迟时间

　　由于每个采样必须通过整个流水线才能得到数字误差校正所需的各个位，因此流水线adc有数据延迟。在图1的例子中，大约要延时3个周期（见图2）。

2. 数字误差校正

　　大多数现代流水线adc采用“数字误差校正”技术来大大降低对闪速adc（即内部的每个比较器）的精度要求。图1中，3位的差值输出其动态范围是输入信号vin的1/8，然而随后的增益只有4，因此给第二级的输入只有第二级adc 3位范围的一半（在第一级的3位变换没有误差的情况下）。

　　如果第一级的3位闪速adc的某一个比较器有很大的失调，同时输入电压又正处于此比较点上，那么就会产生不正确3位码和不正确的3位dac输出，此时产生了不同的差值。可以证明，只要放大后的差值没有超出后续的3位adc的范围，以后产生的lsb码加上前面不正确的3位msb码同样能产生正确的adc结果。实际上，四级流水线中的第一级3位闪速adc只需4位的精度。数字误差校正不能修正最后4位闪速转换器产生的误差。但是，这里产生的任何误差要除以前面的累积增益（44），因此只要求最后一级的精度大于4位。

　　在图1的例子中，虽然每级产生3位，但由于级间的增益是4，每级（第一级至第四级）的有效分辨率为2位。额外的位只是用于使尾数减半，使下一级3位adc有额外的范围进行数字校正。这种方法被称之为级间“1位重叠”。因此整个adc的有效位数是2+2+2+2+4=12位。

3. 元件精度

　　数字校正不能修正每个dac和增益放大器的增益和线性特性。特别是前端的采样保持电路，dac需要12位的精度。但是随后各级的元件只需较低的精度（如，第二级10位精度，第三级8位，等等），因为他们的误差要除以前面的级间增益。通常利用这一事实把流水线逐级做小来进一步降低功耗。

　　在大多数采用cmos和bicmos技术的流水线adc中，采样/保持、dac、加法器和增益放大器通常用乘法dac（mdac）的单开关电容电路来实现。限制mdac精度的主要因素是内在的电容不匹配。纯双极型实现方法更加复杂，主要受电流源dac和级间

一、流水线adc结构

1. 延迟时间

　　由于每个采样必须通过整个流水线才能得到数字误差校正所需的各个位，因此流水线adc有数据延迟。在图1的例子中，大约要延时3个周期（见图2）。

2. 数字误差校正

3. 元件精度

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