基于CPLD控制的DDS数字频率合成器设计

发布时间:2008/5/28 0:00:00 访问次数:548

陈纲费元春

ｄｄｓ是直接数字合成（ｄｉｒｅｃｔｄｉｇｉｔａｌｓｙｎｔｈｅｓｉｓ）技术的简称，是近年来随着数字集成电路和计算机的迅猛发展而出现的一种新的频率合成技术。该技术从相位概念出发来对频率进行合成。它采用数字取样技术,将参考信号的频率、相位、幅度等参数转变成一组取样函数，然后直接运算出所需要的频率信号。由于是全数字结构，其输出信号中含有大量杂散谱线。另外，其超宽频带信号也将遇到谐波电平高，从而难以抑制谐波等问题。这些问题严重影响了ｄｄｓ输出信号的频谱纯度，也成为限制其应用的主要因素。本文提出了一种解决此问题的电路方案，并对如何改善信号源的频谱质量进行了讨论。

１ａｄ９９５２芯片介绍

１．１ａｄ９９５２的主要特点

ａｄ９９５２是ａｄｉ公司２００３年推出的新产品。该芯片能以早期ｄｄｓ芯片十分之一的功耗提供速度高达４００ｍｈｚ的内部时钟，可合成高达１６０ｍｈｚ的频率。ａｄ９９５２的主要性能如下：

●具有高达４００ｍｈｚ的内部时钟，可单端或双端差分输入，并附有ｐｌｌ参考时钟和可编程乘法器（４倍～２０倍）。

　　●超低功耗，１.８ｖ时的功耗小于２５０ｍｗ。

●内部集成有１４位ｄａｃ和超高速比较器，可产生高稳定度的方波输出。

●内含３２位相位累加器和１９位正弦查询表ｒｏｍ。

●含有可编程的相位／幅度抖动电路；可以减小由于相位截断和ｄａｃ量化误差带来的杂散。

●ｄａｃ输出相位噪声小于－１２５ｄｂｃ／ｈｚ／１ｋｈｚ；动态性能为：８０ｄｂｓｆｄｒ＠１３０ｍｈｚ（偏移±１００ｋｈｚ）。

●采用２线或３线串口控制，４８脚ｅｐａｄ－ｔｑｆｐ封装形式。

１．２ａｄ９９５２的结构原理

ａｄ９９５２的内部功能框图如图１所示。

ａｄ９９５２共有６种时钟输入模式，通过ｃｌｋｍｏｄｅ-ｓｅｌｅｃｔ管脚、ｃｆｒ２＜０＞和ｃｆｒ２＜７３＞（ｃｆｒ２为２４位的第二控制功能寄存器）可决定使用哪种模式。

ｐｌｌ的控制则通过控制功能寄存器的５位参考时钟倍乘器来实现（即ｃｆｒ２＜７３＞）。当编程数据在０ｘ０４～０ｘ１４（十进制即：４～２０）之外时，ｐｌｌ被旁路，此时ｐｌｌ处于节电状态。实验证明，直接使用参考晶振作时钟时，其输出信号的相噪、杂散电平、ｓｆ-ｄｒ性能比使用倍乘器时有较大的改观；而付出的代价是必须采用频率较高的晶振，成本有所增加。

ａｄ９９５２中的１４位ｄａｃ可输出两路互补信号，这种差分形式的输出可减少ｄａｃ输出可能存在的共模噪声，提高信噪比。输出电流由连接在ｄａｃ＿ｒｓｅｔ管脚与ｄａｃ地之间的ｒｓｅｔ决定：

ｒｓｅｔ＝３９．１９／ｉｏｕｔ

最大输出电流为１５ｍａ，但是从最优化ｓｆｄｒ的角度考虑，一般取输出电流为１０ｍａ。

ａｄ９９５２采用单点频工作模式，与其他芯片相比功能上有些单一。凡是存储在ｆｔｗ０中的控制字就会被提供给相位累加器进行累加；将一个新的控制字写入ｆｔｗ０并发出ｉ／ｏｕｐｄａｔｅ命令即可改变输出频率值。通过相位偏置寄存器可以调整输出信号的相位。

　　ａｄ９９５２内部共有１６个８位控制寄存器，可分别用来控制输出信号的频率、相位、幅度、同步以及器件操作等。与ａｄｉ公司先前的系列产品不同，ａｄ９９５２只采用串口进行控制。该串口可兼容多种同步传输格式，如：ｍｏｔｏｒｏｌａ６９０５／１１ｓｐｉ和ｉｎ-ｔｅｌ８０５１ｓｓｒ协议等。

在ａｄ９９５２的串口操作中，表１所列的指令字（ｉｎｓｔｒｕｃｔｉｏｎｗｏｒｄ）具有重要作用。其中指令字ａ＜４:０＞用于指定具体哪一个寄存器被访问；ｍｓｂ位为高时，进行读操作；为低时，进行写操作。

表1 ad9952的指令表