actel公司和hdl works公司宣布针对actel的libero集成设计环境 (ide) 设计流程，优化hdl works的ease设计输入工具。ease图形hdl设计输入环境为fpga和asic的vhdl、verilog和混合语言设计提供快速和准确的途径，进行设计输入、修改和维护。此外，两家公司还宣布hdl works已加入成为actel eda联盟计划的一员。

优化的hdl工具流程对于actel所有生成和维护复杂hdl设计的客户都非常重要，而siemens正是深谙这种需要的客户之一。

siemens公司自动化及驱动部设计经理thomas rode称：“我们已成功利用ease在actel器件中执行多项设计。我们获得的主要优点是大大缩短了编辑、调试和修改hdl代码所需的时间。设计工具的紧密集成可以节省设计时间，并简化设计流程不同阶段之间的互动，大幅提高生产力和优化多个设计过程的考察工作。”

hdl works已优化了用于libero ide流程的ease，使得libero用户可通过增强的直观界面，轻易地存取ease的所有功能。

hdl works总裁兼首席执行长 willem gruter说：“我们的客户分布于不同的市场领域，包括actel fpga非常流行的高可靠性市场。这项集成为我们双方的客户提供了合适的工具集，以应付复杂性不断增加的高端fpga设计。”

actel反熔丝和工具市务总监saloni howard-sarin称：“我们很高兴能和hdl works合作，因为ease与libero ide相辅相成，能为fpga设计人员带来所珍视的强大功能和易用性。当客户使用ease时，可透过消除hdl代码中的错误，从而节省时间和成本。他们可在libero环境中利用ease生成的rtl完成设计。”

ease是设计输入工具，为用户提供了以图形或文本为基础的hdl输入选择。此举让设计人员享有完美的组合，可选择所用的语言的同时，又可通过ease的强大功能提高其生产力，在各个设计层次中进行文件、通信、编辑和传送更改，并探索不同的实施应用。ease可在vhdl或verilog中自动生成优化的hdl代码。此外，它还支持用于设计和配置管理的版本控制环境工业标准。

ease工具现已开始供货。评估版本可从hdl works网站中(http://www.hdlworks.com) 下载。