Verilog HDL 结构建模--模块端口
发布时间:2008/5/28 0:00:00 访问次数:561
模块的端口可以是输入端口、输出端口或双向端口。缺省的端口类型为线网类型(即wire 类
型)。输出或输入输出端口能够被重新声明为reg 型。无论是在线网说明还是寄存器说明中,线网
或寄存器必须与端口说明中指定的长度相同。下面是一些端口说明实例。
module micro (pc, instr, nextaddr );
/ / 端口说明
input [3:1] pc;
output [1:8] instr;
inout [16:1] nextaddr;
/ /重新说明端口类型:
wire [16:1] nextaddr; // 该说明是可选的,因为缺省的就是wire类型,但如果指定了,就
必须与它的端口说明保持相同长度,这里定义线的位宽16,是总线。
reg [1:8] instr; / /instr 已被重新说明为reg 类型,因此它能在always 语句或在initial 语句中
赋值。
. . .
endmodule
模块的端口可以是输入端口、输出端口或双向端口。缺省的端口类型为线网类型(即wire 类
型)。输出或输入输出端口能够被重新声明为reg 型。无论是在线网说明还是寄存器说明中,线网
或寄存器必须与端口说明中指定的长度相同。下面是一些端口说明实例。
module micro (pc, instr, nextaddr );
/ / 端口说明
input [3:1] pc;
output [1:8] instr;
inout [16:1] nextaddr;
/ /重新说明端口类型:
wire [16:1] nextaddr; // 该说明是可选的,因为缺省的就是wire类型,但如果指定了,就
必须与它的端口说明保持相同长度,这里定义线的位宽16,是总线。
reg [1:8] instr; / /instr 已被重新说明为reg 类型,因此它能在always 语句或在initial 语句中
赋值。
. . .
endmodule
上一篇:Verilog HDL条件语句