| soc(系统级芯片)已成为超大规模集成电路设计的主流方法。它由于设计周期短，设计可重用性好，可靠性高等优点而被广泛应用。随着工艺和系统性能的不断提高, 对更复杂、更高速soc的可测性设计提出了更高的要求，本文将讨论为什么要实时(at-speed)的测试, 它对设计的要求、实现方式如何？本文结合一个soc 设计的实例进行讨论。 今天的soc 设计运行频率不断提高, 设计的时序收敛则依赖于eda工具, 而eda工具在优 化时序时, 一旦设计中的关键路径满足了约束, 就停止继续优化。这意味着设计的余量很小。 当设计余量如此之小时, 现代工艺的小尺寸影响将使多种因素可能导致生产出来的芯片达不到设计的性能要求，这些因素包括: - 工艺库参数的误差；
- 时序计算的误差；
- 参数提取的误差；
- 制造缺陷导致阻容值与工艺标准的误差，互连线的延时超过门延时起主导作用；
- 串扰；
所有这些对测试提出了更高的要求，必须保证芯片达到设计性能要求，因此测试必须覆盖与速度相关的缺陷，而这同时面对芯片不断提高的性能, 往往需要更高测试频率的测试设备,测试成本的增加对芯片制造成本的控制的压力也越来越大，为此必须对过去的测试策略进行检讨以适应现代soc 设计的挑战。 本文将结合一个soc设计实例来讨论实时测试的策略和方法。该设计是飞思卡尔半导体公司(freescale--原摩托罗拉sps部门) dragonball 系列应用处理器mx21，该芯片以arm926ej-s为核,外加多媒体视频处理、lcd控制器、ustotg、cmos影像传感器接口等大量丰富的外设和接口。 扫描测试 扫描测试是进行生产测试的一种结构化测试方法, 它通过atpg产生测试向量。现在的atpg工具可以检测不同类型的生产故障，图1给出了这几类故障的示意图，在现在的工艺中, 与实时相关的故障的比率不断上升。 “stack-at” 模型：最常见的一类故障模型，它分为”stuck-at 1” 和”stack-at 0”, 用来模拟器件间互连的短路和断路的故障。 “iddq” 模型：通过对静态电流的测量来发现电路故障, 可以覆盖cmos晶体管的”stack-on”和相邻”bridging”的制造缺陷，但随着小尺寸工艺中漏电流较高的问题, 使得”iddq”的测试效果下降。 “transition delay”模型：“transition delay” 模型是在“stack-at”模型的基础上, 引入了对时间延迟的要求，可分为“slow-to-rise transition”和“slow-to-fall transition”两类, 用来检测某一节点从“1”到“0”和从“0”到“1”的转换是否过慢，其测试的时序波形见图2。 “path delay”模型：“path delay”模型测试的是某一路径的ac性能，通常用来对器件成品进行运行速度的选择。该类型测试通过触发一个状态变化, 然后在路径的后端进行捕获以验证时序。 “at-speed” 测试：与芯片运行于工作频率相对应, 在“at-speed”测试中, 触发(launch event 图3)到捕获(capture event图2)的时间间隙等于工作频率的周期，而“shift”的测试时钟周期则不必相同。 测试频率与工作频率有所不同, 或者说低于工作频率, 使得应用低端测试设备成为可能，这将大大降低测试成本。本文将介绍一种利用片上pll生成高速测试时钟的方法, 而不必使用更高速度的测试设备。 设计策略和方法 dft越来越成为soc 设计中重要的组成部分, 必须在soc 设计的初始阶段从芯片级对测试 进行规划, 确定测试策略和设计方法。dft的策略和方法反过来对芯片设计的过程也有着很 大的影响。 实时扫描测试的一般设计要求 soc设计中实现实时的扫描测试所要面临的问题可分为两个层次: 一方面, 设计要满足通常扫描测试的要求；另一方面, 针对实时要在测
| | | soc(系统级芯片)已成为超大规模集成电路设计的主流方法。它由于设计周期短，设计可重用性好，可靠性高等优点而被广泛应用。随着工艺和系统性能的不断提高, 对更复杂、更高速soc的可测性设计提出了更高的要求，本文将讨论为什么要实时(at-speed)的测试, 它对设计的要求、实现方式如何？本文结合一个soc 设计的实例进行讨论。 今天的soc 设计运行频率不断提高, 设计的时序收敛则依赖于eda工具, 而eda工具在优 化时序时, 一旦设计中的关键路径满足了约束, 就停止继续优化。这意味着设计的余量很小。 当设计余量如此之小时, 现代工艺的小尺寸影响将使多种因素可能导致生产出来的芯片达不到设计的性能要求，这些因素包括: - 工艺库参数的误差；
- 时序计算的误差；
- 参数提取的误差；
- 制造缺陷导致阻容值与工艺标准的误差，互连线的延时超过门延时起主导作用；
- 串扰；
所有这些对测试提出了更高的要求，必须保证芯片达到设计性能要求，因此测试必须覆盖与速度相关的缺陷，而这同时面对芯片不断提高的性能, 往往需要更高测试频率的测试设备,测试成本的增加对芯片制造成本的控制的压力也越来越大，为此必须对过去的测试策略进行检讨以适应现代soc 设计的挑战。 本文将结合一个soc设计实例来讨论实时测试的策略和方法。该设计是飞思卡尔半导体公司(freescale--原摩托罗拉sps部门) dragonball 系列应用处理器mx21，该芯片以arm926ej-s为核,外加多媒体视频处理、lcd控制器、ustotg、cmos影像传感器接口等大量丰富的外设和接口。 扫描测试 扫描测试是进行生产测试的一种结构化测试方法, 它通过atpg产生测试向量。现在的atpg工具可以检测不同类型的生产故障，图1给出了这几类故障的示意图，在现在的工艺中, 与实时相关的故障的比率不断上升。 “stack-at” 模型：最常见的一类故障模型，它分为”stuck-at 1” 和”stack-at 0”, 用来模拟器件间互连的短路和断路的故障。 “iddq” 模型：通过对静态电流的测量来发现电路故障, 可以覆盖cmos晶体管的”stack-on”和相邻”bridging”的制造缺陷，但随着小尺寸工艺中漏电流较高的问题, 使得”iddq”的测试效果下降。 “transition delay”模型：“transition delay” 模型是在“stack-at”模型的基础上, 引入了对时间延迟的要求，可分为“slow-to-rise transition”和“slow-to-fall transition”两类, 用来检测某一节点从“1”到“0”和从“0”到“1”的转换是否过慢，其测试的时序波形见图2。 “path delay”模型：“path delay”模型测试的是某一路径的ac性能，通常用来对器件成品进行运行速度的选择。该类型测试通过触发一个状态变化, 然后在路径的后端进行捕获以验证时序。 “at-speed” 测试：与芯片运行于工作频率相对应, 在“at-speed”测试中, 触发(launch event 图3)到捕获(capture event图2)的时间间隙等于工作频率的周期，而“shift”的测试时钟周期则不必相同。 测试频率与工作频率有所不同, 或者说低于工作频率, 使得应用低端测试设备成为可能，这将大大降低测试成本。本文将介绍一种利用片上pll生成高速测试时钟的方法, 而不必使用更高速度的测试设备。 设计策略和方法 dft越来越成为soc 设计中重要的组成部分, 必须在soc 设计的初始阶段从芯片级对测试 进行规划, 确定测试策略和设计方法。dft的策略和方法反过来对芯片设计的过程也有着很 大的影响。 实时扫描测试的一般设计要求 soc设计中实现实时的扫描测试所要面临的问题可分为两个层次: 一方面, 设计要满足通常扫描测试的要求；另一方面, 针对实时要在测
 热门点击
推荐技术资料
| | |
公网安备44030402000607
