摘　要：利用veriloghdl硬件描述语言自顶向下的设计方法和quartusⅱ软件，在复杂的可编程逻辑器件(fpga,fieldprogrammablegatearray)中实现了发电机组频率测量计的设计。该设计采用了光电隔离技术，提高了系统可靠性和稳定性。通过仿真，表明这种方法与传统方法设计的数字电子系统相比，便于频率测量范围的扩展，同时其可移植性强、可更改性好。
关键词：fpga;发电机组;频率测量计;veriloghdl

图1 系统总体框图

2.2频率测量的原理

频率测量的原理是计算每秒钟待测信号的脉冲个数，也就是利用标准的1hz (周期为1s) 脉宽信号对输入的待测信号的脉冲进行计数，1秒计数结束后对采集到脉冲个数送到数码管显示。

测频控制器有3个输入信号：samplefreq为标准的脉冲信号，reset是复位控制信号，start是开始测量信号；3个输出信号：endmeasure是结束测量信号(计数复位和转换复位)，gate是允许计数信号(即门控信号)，enableconvert是开始转换信号。控制流程是先对频率计复位，再开始测量，在samplefreq信号的上升沿，gate信号使能使计数器开始工作，到samplefreq的下一个上升沿，gate反转成低电平使计数器停止计数，同时enableconvert使转换器开始转换二进制数(转换时间低于1s)。转换结束后，十进制数经过7段显示译码器译码，然后在数码管中显示所测信号的频率。由于enableconvert信号的使用使数码管数据显示稳定，不会出现闪烁。进行下次测量之前要对频率计进行复位，使数码管的数字显示清零，为下次显示做准备。

本文设计的数字频率计有六个模块组成：测频控制模块(control)、十分频模块(divfreq)、二进制计数器模块(counter)、锁存器模块(latch)、二进制到十进制的转换器模块(bit2bcd)、7段显示译码器模块(led_encoder)。

3 频率测量计的设计

本次设计采用verilog hdl语言，运用自顶向下的设计理念。将系统按功能按层次化分，首先定义顶层功能模块，并在顶层功能模块内部的连接关系和对外的接口关系进行了描述, 而功能块的逻辑功能和具体实现形式则由下一层模块来描述。整个设计分两步：第一步利用quartus ⅱ5.0图形块输入方式设计顶层模块，顶层图形块如图2所示；第二步在顶层模块中为每个图形块生成硬件描述语言(verilog hdl)，然后在生成的verilog hdl设计文件中，对低层功能模块的功能进行描述设计。