在较长的一段时间内，脉冲重复频率跟踪器技术都是基于isa总线且建立在分立式ic器件架构之上，存在着元器件数量偏多、pcb(印制电路板)尺寸偏大、总线分时复用速度慢、电路稳定性不够理想、扩展性与移植性差等缺陷。当前，fpga(现场可编程门阵列)器件技术已经发展得非常成熟，如何将其很好地应用在重复频率跟踪器技术之中，将数字式重复频率跟踪器技术模块化，减少跟踪器的元器件使用数量，缩小外形尺寸，提高跟踪器的稳定性与扩展性，加强跟踪器的可移植性，成为我们研究的一个目标。

　　比较以往的分立式重复频率跟踪器，模块化的数字式重复频率跟踪器的主要优点为：高集成度、高可靠性，体积小、速度快，配置灵活、生命周期长，良好的可扩展性和可移植性，风险小、性价比高、研制周期短。

1 组成与工作原理

1.1 组成

　　该跟踪器由cpci接口电路和跟踪逻辑电路两大部分组成。其中，cpci接口电路包括cpci驱动单元和cpci逻辑单元两个功能模块，跟踪逻辑电路包括预置控制单元、预置寄存单元、时序单元、运算单元、地址控制单元和波门形成单元共6个功能模块。

1.2 工作原理

　　模块化的数字式重复频率跟踪器的主要功能是从一脉冲流中分离出某一固定重复频率的脉冲序列(及实施对某一固定重复频率的跟踪)，主要包括3个预置参数：p、dp和t，其中，p为信号重复周期(在跟踪器的实际应用中，虽然以重复周期为参数，但业内仍习惯称为重复频率跟踪器)，dp为容差(跟踪输出信号宽度控制参数)，t为提前量(跟踪输出信号与输入信号相关后的脉冲沿控制参数)。重复频率跟踪器就是根据这3个预置参数对输入脉冲信号进行实时跟踪，形成所需的输出波门信号，且p、dp和t值均由计算机通过cpci总线预置。

　　在跟踪器中，有一个关键电路是数字延时器，其基本原理是对输入脉冲流的到达时间进行处理。对于一个重复频率相对稳定的脉冲信号，在延迟一个信号重复周期后，与信号本身自相关。根据这一原理，如果延迟时间等于脉冲信号的重复周期(即p=1／f，f为原始脉冲信号重复频率)，那么让原始信号通过延时器后再与原始信号相“与”，将会得到一个信号重复频率与原始信号相同的有效输出信号。在实际应用中，为了从交错脉冲流中可靠分离出被跟踪信号，有效去除其他干扰信号，一般采用具有两级数字延时器的延迟电路，其原理及时序见图3。其中，p=1／f(f是被跟踪信号重复频率)，如果满足p1=p2=p(p1、p2分别对应两级延时器的延迟时间)，该电路就能够从交迭脉冲流中分离出一固定重复频率的脉冲序列。

　　上述数字延时器的核心器件为存储器，其工作特性为输入信号从存储器输入端data写入，经过设定大小的读写周期后，从输出端q读出，如果读地址与写地址的差值为p，那么从输入端到输出端原始信号被延时了p个读写周期。在实际应用中，考虑到信号的抖动和对输出脉冲宽度及时间沿的不同需求，将容差参数dp和提前量参数t引入延时周期，将延时周期设计为p-dp-t，并对输出脉冲后沿作延时一个dp的处理，这样，得到的最终输出波门信号宽度与参数dp相关，时间沿与参数t相关，达到了输出波门信号参数可控的目的。

　　踪器的3个预置参数通过数据总线预置后进入预置寄存单元锁存，地址线和控制线进入预置控制单元通过组合逻辑生成预置寄存单元的锁存脉冲cp；外部时钟进入时序单元后通过组合逻辑生成读／写地址控制信号、读／写使能信号、渎／写时钟、计数器输出，其中，读写时钟和计数器输出与外部时钟周期相关，整个跟踪器的跟踪精度也就与外部时钟相关，例如，当外部时钟为1 mhz时，计数器输出以1μs为一个计数节拍。在实际应用中，需要综合考虑跟踪器的跟踪宽度、跟踪深度、存储器容量、精度指标要求等条件来决定需要采用的外部时钟的大小；计数器输出与预置寄存单元的输出同步进入运算单元，通过组合逻辑生成运算后的读写地址输入地址控制单元；地址控制单元控制读和写两路地址，它们分别为c+(p-dp-t)和c，这样，读地址和写地址之间相差p-dp-t个时钟节拍，可以看到在这里脉冲前沿被前移了dp+t的长度；输入信号进入波门形成单元后，通过组合逻辑生成一个与输入脉冲信号前沿同步、脉宽固定为一个时钟节拍wt的同步脉冲作为动态存储器的data输入，存储器在读／写使能信号和读／写时钟控制下得到q输出，在原理图中还可看到容差也输人了波门形成单元，通过组合逻辑将q输出的后沿后移2倍的dp长度，这样，最终得到的输出波门“沿”特性较输入脉冲前沿提前dp+t，宽度特性为2(dp+1)wt，可以看到，通过控制wt、dp和t的取值，可得到指标允许范围内的脉冲前沿可控的一定宽度的理想输出跟踪波门。

2 设计应用

2.1 软件操作平台的要求

　　模块化的数字式重复频率跟踪器对软件操作平台的要求主要包括：windows 2000操作系统；quartus2.0或以上