随着芯片集成度和规模的不断提高，在设计的各个层次上所需运行的验证也相应增多，drc和版图与电路图(lvs)的对比检查变得越来越重要，它对于消除错误、降低设计成本和减少设计失败的风险具有重要作用，本文介绍了基于calibre工具的drc和lvs验证方法。

一般地说，soc芯片中包含了几个乃至几十个ip核。在本文提到的系统级芯片(soc)中，除了采用了三个厂家的ip硬核外，还自行设计开发了十余个ip硬核。在soc芯片开发的实际商业运作中，设计方购买的是ip硬核在一个产品中的使用权。ip硬核提供商为了保护自己的版权，通常不会将其ip硬核的物理版图用gdsii格式交给用户。他们所提供的只是ip硬核的几个框图和引出端的位置和属性。这就带来一个问题，在进行soc芯片的版图设计验证时，最重要的问题是验证工具必须能让用户进行“层次化”验证。即用户可以把他们完成版图设计后的soc分成若干模块或者区域，对他们进行多层次的验证。

在集成电路从asic进入到soc阶段(当然在soc阶段中asic还是会存在下去的)的时候，这种可以进行“层次化”版图验证的工具就显得十分必要。甚至可以说，不具备“层次化”验证功能的工具，是无法用于soc芯片的版图设计验证的。本文首先介绍calibre软件所具备的“层次化”验证功能，然后说明其在对soc芯片进行版图设计验证时就所发挥的作用。

calibre drc简介

目前，calibre 工具已经被众多设计公司、单元库和ip开发商、晶圆代工厂采用为深亚微米集成电路的物理验证工具。calibre具有先进的分层次处理功能，是唯一能在提高验证速率的同时，可优化重复设计层次化的物理验证工具。

calibre drc用于版图的设计规则检查，具有高效能、高容量和高精度，还具有足够的弹性，即便是系统芯片包含有设计方法差异极大的模拟与数字电路，也可以方便地进行验证。具体表现在以下几个方面：

(1) 检查内容丰富准确：既包括简单的drc规则检查，如宽度、间距、包含关系等的检查，又包括一些复杂的drc 检查，如天线规则、电流流向规则和导线密度规则等。本公司所设计的soc为数模混合电路，采用calibre drc除进行了宽度、间距、包含关系等简单的drc检查外，也进行了一些复杂的drc检查。其结果得到了tsmc等代工厂的认可。

(2) 文件运行方式可选：运行drc文件时，可以采用命令行的方式，也可以采用图形界面方式， calibre interactive-drc是mentor graphics公司推出的calibre物理验证的新版本(calibre interactive)，它已作为cadence design systems公司全定制设计环境virtuoso的插件。现在，virtuoso的用户能够直接从virtuoso中调用 calibre interactive进行工作。对于规模较小的版图应用interactive非常方便而且直观的图形化接口便于初学者使用。 在我们的项目开发过程中，同时用到了这两种方式。对于全定制版图，经常要选用图形界面工具calibre interactive-drc，对于自动布局布线出来的soc版图，我们采用了命令行的形式，可以快速地得到drc检查报告。

(3) 结果浏览快捷方便：通过calibre rve(results viewing environment，验证结果视图环境)和版图编辑器分析drc的结果进行查错, 准确快捷，一目了然。rve可以指出出错类型和数目，使用highlight命令可以直接标明版图中的出错地方(图2)，可以很方便地修正版图中的错误。无论是规模不大的模拟电路，还是大规模的soc电路，其drc检查都可以通过启动rve，对照版图和分析drc结果文件，可以快速修改错误或进行优化。

rve能够同常见的版图环境实现自动整合，这些版图环境包括：mentor graphics的calibre designrev和ic station以及cadence的virtuoso和seiko，avant!的apollo和enterprise等工具。在我们的设计中使用的是virtuoso。

(4) 多线程能力：calibre的多线程技术(calibremt)提供多cpu环境下的杰出性能。calibre几何划分版图层次化使之成为上千个独立的“线程”支持多处理器工作站或者服务器应用，每一个线程可以在独立的处理器上运行，这样的结构对性能的提高是巨大的。简单的“turbo”命令行选项就可以实现高性能的calibremt的调用，而不需要任何辅助文件或者设置约束信息的支撑。calibremt支持多cpu高度灵活的结构并