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　　cadence联合tensilica公司共同宣布，tensilica在支持其钻石系列和xtensa ip核的cad流程中开始支持cadence公司encounter rtl compiler进行全局综合。encounter rtl compiler的全局综合功能使tensilica的客户能够利用tensilica公司ip核设计出更小、更快且更低功耗的微处理器产品。

　　作为cadence openchoice ip计划成员之一，tensilica结合encounter rtl compiler和其市场领先的ip核处理器，采用自上向下的方法，通过多目标综合以创造出时序、面积和功耗都优化的设计。

　　tensilica身为移动多媒体（音频和视频）领域领先的ip核提供商，提供当今市场上最宽产品线的处理器ip核产品，包括现货可供应的钻石标准系列和设计工程师完全可配置的xtensa处理器ip核系列。所有tensilica处理器ip核都拥有与之相配合的软件开发工具环境。

　　tensilica公司总裁兼ceo chris rowen表示，“tensilica公司深感荣幸能够为客户提供cadence的综合解决方案。令我们印象最深的是encounter rtl compiler易于安装和使用。使用encounter技术的tensilica公司客户现在可以使用优化的综合方法来达到soc设计中功耗-面积的最佳权衡。”

　　凭借rtl compiler多目标优化特性，客户可在面积、速度和性能方面取得显著优势。在测试中，tensilica公司的速度和单元面积分别降低10%和5%。rtl compiler的全局综合方案改善了性能、减小了芯片面积、降低了功耗并加快了布局布线的设计收敛时间。

　　cadence公司产业联盟高级副总裁jan willis表示，“在一个相当竞争性市场中，encounter rtl compiler在我们ip合作伙伴提高其芯片产品质量的工作中起着重要作用。我们很高兴和tensilica合作，共同帮助客户设计出质量更好、性能更优和功耗更低的产品。”

　　xl和gxl产品包中已包括带全局综合功能的rtl compiler来满足客户设计和成本目标。这项关键技术是candence encounter数字ic设计平台的一部分和cadence逻辑设计团队解决方案的一个组件。