应用于NiosII的SOPC中EEPROM Controller Core的设计
发布时间:2008/5/27 0:00:00 访问次数:449
1 引言
由于fpga的出现，使得我们不需要承担较大风险和较高的流片费用将小规模的或处于研发阶段的芯片制成asic芯片了。而基于fpga的soc——sopc（可编程片上系统），由于其可编程性，按照用户特定需要构建的sopc是一个在某种程度上替代soc的较好方案。
altera公司为其fpga开发了第二代软核嵌入式处理器niosii，同时开发了用以构建基于niosii处理器的sopc builder，使得用户可以通过自定义逻辑的方法方便地开发基于niosii的sopc系统。sopc builder集成在eda工具quartusii中，提供了niosii处理器及一些常用外设接口，如dma控制器, sdram控制器，spi接口以及锁相环pll等等，对于一些库中没有提供的模块用户可以自己定义添加。在实际应用中，具有i2c接口的eeprom有着广泛的运用，本文就是在基于niosii的sopc中设计了一个eeprom controller core，用verilog hdl描述硬件逻辑部分，同时编写相关驱动，下载到stratix系列的 fpga中实现了对片外eeprom a t24c02的读写。
2 基于niosii的controller core
sopc中的各模块通过altera公司开发的avalon总线互连。任何一个挂接在avalon总线上的模块都必须符合avalon总线规范，即包含特定的信号类型clk，reset，chipselect，write，writedata等，并满足一定建立保持时间和等待周期的读写模式。一个典型模块的controller core由硬件和驱动软件两部分构成。
2.1硬件构成
基于niosii的controller core是用于构建sopc的基本组件，它由hdl语言描述其硬件逻辑，一个典型的controller core由task logic（行为模块），register file（寄存器），interface（总线接口）三部分组成，它们在逻辑上的关联关系如图1所示：
interface是顶层模块，与avalon总线的直接接口；register file：通信模块，对模块内部寄存器读写的通道；task logic：行为模块，实现模块逻辑功能的核心部分。avalon总线通过顶层接口模块对寄存器进行操作，从而实现对行为模块的访问和控制。
2.2 驱动软件
驱动软件是系统提供给上层应用程序访问底层硬件的通道，由一些特定名称的文件夹和c文件组成，其典型结构和功能如下:
(1) inc/_regs.h头文件是最底层的也是唯一的硬件接口,定义了与controller core相关的数据结构、常量和函数原形等。
(2) hal/inc/_routines.h头文件包含了实现驱动功能的函数声明等相关信息。
(3) hal/src/_routines.c示例程序包含了具体实现驱动功能的子函数，用于指导软件开发人员使用该controller core。
3 eeprom工作原理
二线制eeprom at24c02是一种采用i2c接口的串行可电擦除可编程只读存储器。因其接线简单且对数据修改具有足够的灵活性，故得到了广泛的应用。
3.1 i2c总线规范
i2c总线是由数据线sda和时钟线scl构成，可发送和接收数据。i2c总线在传输数据的过程中共有三种基本类型信号，它们分别是开始信号：scl为高电平时，sda由高电平向低电平跳变，开始传送数据。结束信号：scl为高电平时，sda由低电平向高电平跳变，结束传送数据。应答信号：接收端在接收到8位数据后，需向发送端发出特定的低电平脉冲，表示已收到数据。
3.2 二线制eeprom工作原理
基于niosii的sopc通过eeprom controller core可对其进行读写操作，读写规则要遵循eeprom的时序要求。
(1) eeprom的写操作
如图2所示，eeprom controller发出“启动”信号后，紧接着发送4位i2c总线特征码1010，和3位芯片地址码xxx以及写状态位r/w=0。待接收到片外器件的应答信号ack后，控制器将跟着发送eeprom存储单元地址和要写入的数据。eeprom每收到一个字节的数据，都要发送一个ack应答信号返回给主机。随后主机发送停止信号，对eeprom写一个字节的操作完成。
(2) eeprom的读操作
如图3所示，eeprom的读操作包括写地址和读数据两步。控制器首先发送一个“启动”信号和控制字节（包括器件地址和读写状态位r/w=0）到eeprom，通过写操作设置eeprom存储单元地址。接着控制器再发送一个“启动”信号和控制字节（此时r/w=1），启动读操作，eeprom收到信息后将指定单元的数据到发送到sda线上，控制器收到数据后返回一个nack信号给eeprom，随后发送停止信号。
4 eeprom controller core的设计
4. 1 硬件部分的设计
(1) task logic的设计
本设计的task logic行为模块是基于niosii的eeprom controller逻辑功能的核心部分，要实现通过niosii系统对eeprom进行读写
1 引言
由于fpga的出现，使得我们不需要承担较大风险和较高的流片费用将小规模的或处于研发阶段的芯片制成asic芯片了。而基于fpga的soc——sopc（可编程片上系统），由于其可编程性，按照用户特定需要构建的sopc是一个在某种程度上替代soc的较好方案。
altera公司为其fpga开发了第二代软核嵌入式处理器niosii，同时开发了用以构建基于niosii处理器的sopc builder，使得用户可以通过自定义逻辑的方法方便地开发基于niosii的sopc系统。sopc builder集成在eda工具quartusii中，提供了niosii处理器及一些常用外设接口，如dma控制器, sdram控制器，spi接口以及锁相环pll等等，对于一些库中没有提供的模块用户可以自己定义添加。在实际应用中，具有i2c接口的eeprom有着广泛的运用，本文就是在基于niosii的sopc中设计了一个eeprom controller core，用verilog hdl描述硬件逻辑部分，同时编写相关驱动，下载到stratix系列的 fpga中实现了对片外eeprom a t24c02的读写。
2 基于niosii的controller core
sopc中的各模块通过altera公司开发的avalon总线互连。任何一个挂接在avalon总线上的模块都必须符合avalon总线规范，即包含特定的信号类型clk，reset，chipselect，write，writedata等，并满足一定建立保持时间和等待周期的读写模式。一个典型模块的controller core由硬件和驱动软件两部分构成。
2.1硬件构成
基于niosii的controller core是用于构建sopc的基本组件，它由hdl语言描述其硬件逻辑，一个典型的controller core由task logic（行为模块），register file（寄存器），interface（总线接口）三部分组成，它们在逻辑上的关联关系如图1所示：
interface是顶层模块，与avalon总线的直接接口；register file：通信模块，对模块内部寄存器读写的通道；task logic：行为模块，实现模块逻辑功能的核心部分。avalon总线通过顶层接口模块对寄存器进行操作，从而实现对行为模块的访问和控制。
2.2 驱动软件
驱动软件是系统提供给上层应用程序访问底层硬件的通道，由一些特定名称的文件夹和c文件组成，其典型结构和功能如下:
(1) inc/_regs.h头文件是最底层的也是唯一的硬件接口,定义了与controller core相关的数据结构、常量和函数原形等。
(2) hal/inc/_routines.h头文件包含了实现驱动功能的函数声明等相关信息。
(3) hal/src/_routines.c示例程序包含了具体实现驱动功能的子函数，用于指导软件开发人员使用该controller core。
3 eeprom工作原理
二线制eeprom at24c02是一种采用i2c接口的串行可电擦除可编程只读存储器。因其接线简单且对数据修改具有足够的灵活性，故得到了广泛的应用。
3.1 i2c总线规范
i2c总线是由数据线sda和时钟线scl构成，可发送和接收数据。i2c总线在传输数据的过程中共有三种基本类型信号，它们分别是开始信号：scl为高电平时，sda由高电平向低电平跳变，开始传送数据。结束信号：scl为高电平时，sda由低电平向高电平跳变，结束传送数据。应答信号：接收端在接收到8位数据后，需向发送端发出特定的低电平脉冲，表示已收到数据。
3.2 二线制eeprom工作原理
基于niosii的sopc通过eeprom controller core可对其进行读写操作，读写规则要遵循eeprom的时序要求。
(1) eeprom的写操作
如图2所示，eeprom controller发出“启动”信号后，紧接着发送4位i2c总线特征码1010，和3位芯片地址码xxx以及写状态位r/w=0。待接收到片外器件的应答信号ack后，控制器将跟着发送eeprom存储单元地址和要写入的数据。eeprom每收到一个字节的数据，都要发送一个ack应答信号返回给主机。随后主机发送停止信号，对eeprom写一个字节的操作完成。
(2) eeprom的读操作
如图3所示，eeprom的读操作包括写地址和读数据两步。控制器首先发送一个“启动”信号和控制字节（包括器件地址和读写状态位r/w=0）到eeprom，通过写操作设置eeprom存储单元地址。接着控制器再发送一个“启动”信号和控制字节（此时r/w=1），启动读操作，eeprom收到信息后将指定单元的数据到发送到sda线上，控制器收到数据后返回一个nack信号给eeprom，随后发送停止信号。
4 eeprom controller core的设计
4. 1 硬件部分的设计
(1) task logic的设计
本设计的task logic行为模块是基于niosii的eeprom controller逻辑功能的核心部分，要实现通过niosii系统对eeprom进行读写
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