在本年度的设计自动化大会上，新老供应商都争相推出功率设计工具，旨在为数字 ic 设计师提供评估功耗的一种更好方法。

    要点

    。泄漏的功耗随温度呈指数增长。

    。在90nm工艺结点上，泄漏占总功耗的25%~45%。在65nm工艺时，泄漏占总功耗50%~70%。

    。片上温度会影响时序。温度每增加15℃，延迟会增加约10%~15%。

    。随着温度增加，em也会呈指数增长，使产品寿命降低四倍。

    。电阻与温度呈线性关系，会影响ir降。15℃的温度变化会使电阻值增加 10%。

    。时钟门控与多线程cmos加剧了片上的热量变化。

    过去三年以来，芯片设计师对ic 功率管理的关注已经从原先的第三位跃到了第一位，特别是对那些便携系统应用中asic和soc的设计师而言，情况更是如此。于是，在今年六月美国加州anaheim举行的设计自动化大会（dac）上初次亮相了许多功率工具。专家们称，若要真正控制晶体管泄漏（这种泄漏占系统功耗的比重越来越大），就必须先了解自己设计的热效应，以及它们对数字ic时序与可靠性的影响。专家们声称，一旦精确计算出了芯片的发热量，就可以使自己的设计最大限度地具备正确的功耗、性能和可靠性。

    如果你正采用90nm或130nm工艺的几何尺寸进行设计，就会明白ic功率管理是一个大问题。有几家eda公司开发了一些估算有效功耗的工具，有效功耗是通过正常运行而计算出的系统消耗的能量。有些供应商也已经开发了试图说明泄漏功率的工具，这是系统处于待机模式时晶体管泄漏的功率。泄漏在 0.13mm工艺时就是一个问题，当设计进入90nm和 65nm工艺时愈加严重。专家们认为，没有准确的热分析，设计师就无法考虑泄漏问题以及ic功耗。

    apache 设计方案公司总裁兼 ceo andrew yang 说：“随着温度上升，泄漏会呈指数增加。tsmc（台积电）公司推测，泄漏要消耗 50% 的总功率。我们已经向用 90 nm 硅片实现设计的客户询问过此问题，他们的答案是泄漏要消耗 25% ~ 40% 的功率。在转向 65 nm 时，我们估计有 50% ~ 70% 的总功率通过泄漏而耗散掉。” 许多泄漏结果都是由不准确的温度估计造成的，而大多数不精确又是由于采用了传送给封装及系统设计师的过时的最高温度限制和模型所致。

    rajit chandra 是 gradient 设计自动化公司的总裁兼 ceo，他认为温度总是 ic 设计中的重要因素，但大多数情况下，设计师在规定热容限目标时，都会依据 ic上温度不得超过 105℃这个事实。十几年来，这个规则是铁打不动的。但是，当设计进入更精细的工艺尺寸以及设计师要在芯片上实现更多功能时，整个芯片设计成不超过 105℃就不是实现性能目标的最有效途径了，供应商正在力图实现更低的最高温度。

    transmeta公司 就是这类公司之一。它为晶圆厂提供 longrun2 低功耗设计方法。该公司创始人兼首席技术官 dave ditzel 也是一个著名的处理器设计师，他认为今天的ic设计团队经常要在功耗与性能上作出折衷。他称：“由于泄漏是一个大问题，过去习惯于105℃的人们现在的目标是需要更低的最高温度。拿一个典型的台式cpu来说，它的额定温度只有85℃。为了控制泄漏，人们希望进一步降低温度。”库供应商和晶圆厂都提供低功耗工艺、低热电压晶体管以及多线程 cmos，但 ditzel 说当用户采用这些结构时，就要放弃时钟速度。

    chandra 称，今天的许多 soc 都太大，要完成的功能太多，因此内核区域产生了很多小气候和热点，而不能在整个内核上保持恒定及可预测的温度（图 1）。chandra 解释说：“现实情况开始偏离对 ic 温度的传统估计方法。例如，你想当然地认为自己的芯片是 25℃，但在芯片中有低热电压晶体管泄漏的地方，温度实际上是 35℃，于是电流会上升 50%。当温度再上升 10℃时，电流会急升 126%。”如果再进一步，假定芯片运行在 25℃而实际温度为 45℃，则拿 chandra 的话说：“你的功耗和一堆晶体管的时序都会差之千里。”如果再算上环境热量的影响，情况就会更糟。他说，“过去不同，当你问到平均功耗是什么时，温度是事后思考的问题。但现在是温度驱动功耗。”

    \yang 和 chandra 都认为，流行的低功耗管理技术可能是产生局部热点或小气候的罪魁祸首，这些技术包括时钟门