摘要：针对设计某高速卫星数据通信帧同步系统中所遇到的问题，提出了一种新的并行帧同步设计方案，解决了同步字码组不能稳定提取、同步状态判断时间过短等问题，实现了高速卫星数据通信系统的帧同步并得到了验证。对于速度更高的数据通信系统，给出了一种多路并行帧同步的设计方法。

     关键词：帧同步 汉明距 FPGA

同步[3]是通信系统的一个重要环节，通常包括载波同步、位同步和帧同步。帧同步系统的基本设计思想[1]是在系统发送端数据帧中适当的位置处插入同步字码组，在接收端设计一个大的数据缓冲区，能够将所有同步字节恰好覆盖，并在数据帧缓冲区的适当位置处提取同步字码组，同时将提取到的同步字码组送入汉明距累加器计算汉明距并与检测门限进行比较；同步控制状态机根据比较结果为接收系统提供同步控制信息，从而实现同步。当数据帧较大时，由于数据缓冲器较长，随着数据速率的提高，同步字码组很难稳定地从数据缓冲区中提取出来，同时由于同步判断时间过短而又影响同步系统的稳定性和鲁棒性。为解决这一问题，本文给出了一种并行同步的设计方法。

1 并行同步的基本原理

当通信系统的接收机收到一路初始位置随机的高速数码流时，为能稳定地提取同步字码组而实现同步，可将串行数据转换为并行，从而降低数据率。经串并转换后的并行数码流中，同步字节中各个比特的位置可存在几种不同的情况。现在以一路到两路的串并转换为例进行说明。假设图1是一段包括一个同步字节的串行数码流，其中A7 A6 A5 A4 A3 A2 A1 A0为同步字节中的八个比特，高位在前，箭头表示数据传输方向。该数码流在经过一路到两路的串并转换后，由于数据起始比特的随机性，同步字节各个比特的位置可能是图2图3所示的情况。图2中同步字节的奇数位和偶数位在两路中恰好对称分开，高位A7在上边一路中。图3中的同步字节没有对称分开，高位A7在下边一路。同步过程中可以对这两种同步字相位情况进行搜索提取，计算汉明距。这样同步系统的工作数据率就降为输入数据率的一半，使得同步系统的性能稳定可靠。

    同理，串行数据经一路到三路串并转换后，同步字节在三路数据中的相位有三种情况，经四路转换有四种相位情况，…可以推得，串行数据经一路到N（N≤8）路串并转换后，就有N种同步字相位情况，同步时建立N路的同步字码组搜索系统。这样数据速率就降为输入数据速率的N分之一，从而改善了同步系统的性能，即多路并行同步。
2 两路并行帧同步系统的设计与仿真

考虑到成本等具体情况，设计中采用了Altera公司Flex10K系列FPGA芯片EPF10K30RC240-3,需要设计的同步缓冲器是一个缓冲长度可调、深度可变、嵌有4个位置可变的同步字节数据缓冲区，在第一、第二个同步字间和第三、第四个同步字间采用移位寄存器，其长度可调；在第二、第三个同步字间由于要缓冲的数据较长，为节省资源采用FIFO仿真移位寄存器，其深度可变。设计中先将串行数据进行一路到两路转换，再分别对两种同步字相位进行搜索提取同步字码组，计算汉明距，经同步状态控制机给出同步控制信号和同步指示信号。该同步系统的设计原理框图4所示。

其中5A、OF、66是十六进制的四个同步字节；Id和Di是交织器的两个参数；32比特进位保留流水加法阵列用于计算汉明距；两路汉明距发生器均采用华莱士树流水累加计算方式，分别对不同相位所提取的同步字码组进行汉明距计算，并将结果送同步状态控制机，进行同步搜索、同步监视和同步保护等。

设计中的同步状态控制采用IESS308标准[2]建议的同步捕获判断2次（检测门限为汉明距不超过1）、失步保护判断4次（检测门限是汉明距超过6）的设计方案。同步字码组提取采用两路全节能搜索提取方式。同步系统的状态转换原理图如图5所示。系统刚开始处于失步状态时，两路搜索同时工作，当第一路检测到同步字码组，就令第二路停止工作并给出第一路工作标志（如果第一路未检测到同步字码组而第二路检测到同步字码组，就令第一路停止工作并给出第二路工作标志），同时系统转入按帧判断方式，到下一帧该位置处判断是否还是同步字码组，是，系统进入同步状态；不是，系统则转回到两路搜索捕获状态。当系统完成首次汉明距不超过1的同步判断后（包括同步监视和同步保护状态），同步系统两路汉明距发生器转入仅在每帧的同步字码组处中的一路工作几个时钟周期（设计中工作7个时钟周期，因为汉明距发生器加了7级流水）的工作方式，从