MC145163P型锁相频率合成器的原理与应用

发布时间:2007/4/23 0:00:00 访问次数:1609

摘要：Motolora公司的MCl45163P是CMOS大规模集成锁相频率合成器，内部含有参考分频器、两个相位比较器和4位BCD／N分频器，配合环路滤波和压控振荡器就可以得到一个完整、实用的锁相频率合成器。文中介绍了MCl45163P的基本性能，并结合实际应用详细介绍了由MCl45163P和TTL压控振荡器74LS628组成的锁相频率合成电路，给出实际测量数据。

关键词：锁相环；频率合成器；压控振荡；分频器

1 概述

锁相环路(PLL)是一种以消除频率误差为目的的自动控制电路，它利用相位误差信号电压去消除频率误差。在基本PLL的反馈通道中插入分频器，就可构成锁相频率合成器，电路组成框图如图1所示。当环路锁定时,fr=fv,即f0=Nfr。

Motolora公司的MCl45163P是CMOS大规模集成锁相频率合成器。其内部包括图1中虚线部分。用户只需根据实际应用选择、设计合适的环路滤波器和压控振荡器，就可以组成一个完整的PLL频率合成电路。

2 MCl45163P介绍

2.1基本性能

图2是MCl45163P的引脚排列，图3是其内部结构框图，表1是．MCl45163P的引脚功能描述，表2是其电气性能。

表1 MC145163P的引脚功能

引脚	功能描述
1	fin：频率合成器的可编程计数器（÷N分频）输入端。由VCO得到fin经电容交流耦合到1脚
2	Vss：地
3	VDD：正电源（+5V）
4	PDout:相位比较器A的输出，通常经环路滤波器作为VCO的控制信号。频率fv>fr或fv相位超前；负脉冲；频率fv<fr或fv相位滞后：正脉冲；频率fv=fr或同相位：高阻状态。参见图4
5、6	RA0、RA1的四种组合决定参考分频器（R计数器）的分频比。RA1、RA0=00分频比512；RA1、RA0=01分频比1024；RA1、RA0=10分频比2048；RA1、RA0=11分频比4096
7、8	φR、φV：相位比较器B的输出。频。率fv>fr或fv相位超前。φV为低电平脉冲，φR维持高电平；频。率fv<fr或fv相位滞后。φR为低电平脉冲，φV维持高电平；频率fv=fr或同相位；φV、φR为窄低电平脉冲。参见图4。
9-24	BCD输入：9脚是10 0位的LSB，24脚是10 3位的MSB。片内有下拉电阻，因此输入开路时为低电平。设置范围3～9999
25	REFout：内部基准振荡器或外部基准信号的缓冲输出
26、27	OSCout、OSCin:晶体振荡器接入端，构成基准振荡器。配接小容量电容
28	LD：PLL环锁定时，PLL锁定检测信号为高电平，外接三极管驱动发光管显示

2.2 MCl45163P的相位比较器

从图3中可以看出，相位比较器(PD)是PLL中的重要部件，MCl45163P中内含两个相位比较器(A和B)。其中相位比较器A是用输人信号边沿判别相位的电路，这种相位比较器只对输入信号的上升沿起作用，与输入信号的占空比无关，由该类相位比较器构成PLL，它的同步带和捕捉带与环路滤波器(LF)无关而为无限大，但实际上将受到压控振荡器 (VCO)控制范围的限制。一般使用相位比较器A的输出PDout通过环路滤波器的组合来控制VCO的输出频率，只要fr和fv相位角为0(上升沿)，PLL即处于锁定状态。

表2 MC145163P的电气性能（VDD=5V时）

项目及单位

符号

最小值

典型值

最大值

电压（V）

VDD

静态电流（A）

IDD

300

1200